專利名稱：數(shù)字-模擬轉(zhuǎn)換電路的制作方法
技術(shù)領域：
本發(fā)明是關于產(chǎn)生與數(shù)字信號相應的模擬信號的數(shù)字-模擬D/A轉(zhuǎn)換電路，特別是在逐次比較型模擬-數(shù)字(A/D)轉(zhuǎn)換器上使用的D/A轉(zhuǎn)換電路的發(fā)明。
作為將模擬信號轉(zhuǎn)換為數(shù)字信號的模擬-數(shù)字(A/D)轉(zhuǎn)換器，已知有許多種方式，圖5表示這當中的逐次比較型A/D轉(zhuǎn)換器的方框結(jié)構(gòu)。逐次比較型A/D轉(zhuǎn)換器，用電阻分壓型D/A轉(zhuǎn)換電路(電阻分壓型DAC)11產(chǎn)生參考電壓，用比較器(COMP)12與模擬信號作比較。比較器12的比較結(jié)果供給邏輯電路13，在這里產(chǎn)生用來控制所述D/A轉(zhuǎn)換電路11的控制信號。收到這一控制信號的D/A轉(zhuǎn)換電路11產(chǎn)生與以前不同值的參考電壓、再提供給比較器12。這樣，根據(jù)比較器12前次比較的結(jié)果，在D/A轉(zhuǎn)換電路11產(chǎn)生新的參考電壓，而且每次在比較器12與模擬信號進行比較，如果在比較精度的范圍內(nèi)模擬信號與參考電壓的值一致，就從邏輯電路13輸出與模擬信號相對應的數(shù)字信號。
圖6表示上述逐次比較型A/D轉(zhuǎn)換器中使用的D/A轉(zhuǎn)換結(jié)構(gòu)。這個例子是上述邏輯電路13發(fā)生的控制信號為10比特的數(shù)字信號的情況，分別將其中高端5比特的數(shù)字信號提供給高端譯碼器21，低端5比特的數(shù)字信號提供給低端譯碼器。而且在恒定電壓VREF的節(jié)點與模擬接地AGND的節(jié)點之間，為了得到多個基準電壓，串聯(lián)連接著多個電阻R1。在該D/A轉(zhuǎn)換電路中設有210個電阻R2，這些電阻，每25個(32個)一組，分在25個電阻組中。在各電阻組中設置的25個電阻R2被串聯(lián)連接在所述各電阻R1的兩端之間，以達到將所述各電阻R1兩端發(fā)生的電位差分壓的目的。而且，在各電阻組內(nèi)分別設置多個開關SU。在各電阻組內(nèi)，上述多個開關SU由高端譯碼器21的譯碼輸出進行導通控制，以選擇分別由25個電阻R2形成的32個電壓值。這時，將這些開關SU控制成以電阻組為單位同時導通并通過某一電阻組內(nèi)的各開關SU，將32個電壓傳到25條信號線L1～L32上。在該25條信號線L1～L32與參考電壓輸出端之間連接25個開關SL1～SL32，這些開關SL1～SL32用低端譯碼器22的譯碼輸出進行有選擇的導通控制，以此從32個電壓中選出一個作為參考電壓VDAC輸出。
在采用圖6所示D/A轉(zhuǎn)換電路的圖5所示A/D轉(zhuǎn)換器中，一旦A/D轉(zhuǎn)換開始，邏輯電路13輸出的數(shù)字信號電平從高端數(shù)位(高端比特)起依序變化下去，高端數(shù)位的數(shù)字信號電平?jīng)Q定后，低端數(shù)位的電平發(fā)生變化。亦即，緊接著A/D轉(zhuǎn)換開始后，D/A轉(zhuǎn)換電路發(fā)生的參考電壓VDAC值就發(fā)生很大變化。如上所述，高端5比特數(shù)字信號的電平在T1～T5各轉(zhuǎn)換期間依序變化，從而，參考電壓VDAC的值如圖7所示，以1/2VREF為初始值按1/4VREF、1/8VREF、1/16VREF、1/32VREF這樣變化下去。這樣，在進行高端比較時，參考電壓VDAC的值的變化變大，要在規(guī)定時間內(nèi)按精度范圍達到規(guī)定電壓值，在快速動作時變得嚴峻了。在逐次比較型的情況下，D/A變換電路對所有數(shù)位都要求相同精度的參考電壓，所以在數(shù)值變化大的高端變得特別苛刻。
但是，在圖6所示的已有的D/A轉(zhuǎn)換電路中，在進行只有高端5比特數(shù)字信號的電平變化的高端比較時，由于高端譯碼器21的譯碼信號的作用，1個電阻組內(nèi)的25個開關SU同時導通。因此，在進行高端比較時，25條信號線L1～L32經(jīng)25個開關SU并聯(lián)連接于基準電壓節(jié)點上，由基準電壓充放電。上述信號線L1～L32和上述各開關SU上存在著寄生電容，需要由基準電壓對該寄生電容充放電。因此，上述電阻R1構(gòu)成的電阻串加上了負載，在各信號線L1～L32的電位設定上花費了時間。如圖8所示，從電壓變化最大的轉(zhuǎn)換時間T1到T2的轉(zhuǎn)變中，如果考慮電壓從1/2VREF變到例如1/4VREF的情況，則在轉(zhuǎn)換時間T2中，發(fā)生達不到基準值的事態(tài)。
這樣，在逐次比較型A/D轉(zhuǎn)換器內(nèi)的D/A轉(zhuǎn)換電路中，從高端到低端都要求一定的精度，因而，特別是在電壓變化幅度大的高端數(shù)位的比較中，D/A轉(zhuǎn)換電路的穩(wěn)定時間變長，有不能高速動作的缺點。
本發(fā)明是考慮到這樣的情況而作出的，其目的在于可以謀求縮短穩(wěn)定時間，而且用于逐次比較型A/D轉(zhuǎn)換器時，可以提供能實現(xiàn)A/D快速轉(zhuǎn)換的D/A轉(zhuǎn)換電路。
第1發(fā)明的D/A轉(zhuǎn)換電路的特征在于具備產(chǎn)生多個基準電壓的基準電壓發(fā)生手段;分別將所述多個基準電壓中數(shù)值相近的兩個的基準電壓間的電位差分壓，以產(chǎn)生多個參考電壓的多個參考電壓發(fā)生手段;多條信號線;根據(jù)高端數(shù)位的數(shù)字信號，在第1段時間，選擇所述多個基準電壓中的一個供給所述多條信號線中特定的一條，在第1段時間終結(jié)后的第2段時間，將所述多個參考電壓發(fā)生手段中的一個發(fā)生的多個參考電壓同時加以選擇提供給除所述特定的信號線以外的所述多條信號線的第1選擇供給手段;模擬信號輸出端;在上述第1段時間將上述特定的信號線的電壓提供給上述模擬信號輸出端，在上述第2段時間將除上述特定的信號線外的上述多條信號線的電壓，根據(jù)低端數(shù)位的數(shù)字信號加以選擇，提供給所述模擬信號輸出端的第2選擇供給手段。
第2發(fā)明的D/A轉(zhuǎn)換電路的特征在于具備產(chǎn)生多個基準電壓的基準電壓發(fā)生手段;分別將上述多個基準電壓中數(shù)值相近的兩個基準電壓的電位差分壓，以產(chǎn)生多個參考電壓的參考電壓發(fā)生手段;多條信號線;模擬信號輸出端;根據(jù)高端數(shù)位的數(shù)字信號，控制對上述多條信號線進行選擇，并連接到上述模擬信號輸出端的連接控制手段;用上述連接控制手段，根據(jù)低端數(shù)位的數(shù)字信號，對在上述多條信號線中的一條被連接于上述模擬信號輸出端的時間里，上述多個參考電壓發(fā)生手段中的一個所產(chǎn)生的多個參考電壓加以選擇，提供給上述多條信號線中的一條的選擇供給手段。
按照第1發(fā)明，在根據(jù)高端數(shù)位的數(shù)字信號，選擇多個基準電壓中的一個的第1段時間里，只向特定信號線提供基準電壓，該信號線的基準電壓被提供給模擬信號輸出端。
按照第2發(fā)明，根據(jù)高端數(shù)位的數(shù)字信號，選擇多條信號線中的一條接于模擬信號輸出端，在信號線中的一條接于模擬信號輸出端的時間里，根據(jù)低端數(shù)位的數(shù)字信號對多個參考電壓加以選擇，并提供給該信號線。


圖1是本發(fā)明第1實施例的電阻分壓型D/A轉(zhuǎn)換電路的電路圖。
圖2是圖1的實施例電路的一部分的電路圖。
圖3是圖2的電路的時間圖。
圖4是本發(fā)明的第2實施例的電阻分壓型D/A轉(zhuǎn)換電路的電路圖。
圖5是逐次比較型A/D轉(zhuǎn)換器的方框圖。
圖6是已有的電阻分壓型D/A轉(zhuǎn)換電路的電路圖。
圖7表示圖6的D/A轉(zhuǎn)換電路的參考電壓值的變化。
圖8表示圖6的D/A轉(zhuǎn)換電路的參考電壓值的變化狀態(tài)的一個例子。
下面參照附圖用實施例對本發(fā)明加以說明。圖1表示前述圖5所示那樣的逐次比較型A/D轉(zhuǎn)換器中使用的電阻分壓型D/A轉(zhuǎn)換電路的結(jié)構(gòu)。而且，這種D/A轉(zhuǎn)換電路與前述圖6所示的已有電路一樣，也是前述模擬電路13產(chǎn)生的控制信號為10比特的數(shù)字信號的情況。分別將這個10比特的數(shù)字信號中的高端5比特數(shù)字信號提供給高端譯碼器，低端5比特數(shù)字信號則提供給低端譯碼器32。上述高端譯碼器31及低端譯碼器32分別由多個部分譯碼器構(gòu)成。而且，在恒定電壓VREF的節(jié)點與模擬接地的節(jié)點之間，為了得到多個基準電壓，串聯(lián)連接著許多電阻R1。而且，在本實施例電路的情況下也設置210個電阻R2，這些電阻按每25個(32個)一組分到25個電阻組內(nèi)。各電阻組內(nèi)設置的25個電阻R2，為了將上述各電阻R1兩端產(chǎn)生的電位差分壓，串聯(lián)連接于各電阻R1的兩端之間。而且，與已往一樣設置25條信號線L1～L32。
在上述各電阻組內(nèi)分別設置25-1個開關SU，同時，每一電阻組各設一個開關SHi(i＝1～32)。上述各開關SHi并聯(lián)連接于各電阻組內(nèi)各電阻R1的兩端中低電位的一端(即能得到由25個電阻R2形成的32個值的電壓中最低的電壓的節(jié)點)與上述25根信號線L1～L32中的特定信號線L1之間。再者，在各電阻組內(nèi)，上述25-1個開關SU接于具有除去上述最低電壓后剩下的31個電壓值的各電壓節(jié)點與除去上述特定信號線L1后剩下的各條信號線L2～L32之間。上述25-1個開關SU及32個開關SHi由高端譯碼器31的譯碼輸出進行導通控制。上述25-1個開關SU及32個開關SHi由高端譯碼器31的譯碼輸出進行導通控制。上述25條信號線L1～L32的各條與參考電壓(VDAC)的輸出端之間連接著25個開關SD1～SD32，這些開關SD1～SD32由上述低端譯碼器32的譯碼輸出進行導通控制。而且，上述各開關使用半導體開關，例如CMOS開關，但此外還可以使用N溝道或P溝道MOS晶體管的分立半導體開關。
下面對用上述的圖1所示的D/A轉(zhuǎn)換電路構(gòu)成前述圖5那樣的A/D轉(zhuǎn)換器的情況下的動作加以說明。A/D轉(zhuǎn)換一開始，從前述模擬電路13輸出的數(shù)字信號從高端數(shù)位開始，電平依序變化下去。也就是說，A/D轉(zhuǎn)換開始后馬上就由圖1的D/A轉(zhuǎn)換電路中高端譯碼器31的譯碼輸出對開關SH1～SH32進行有選擇的導通控制，其他25-1個開關SU仍舊保持非導通狀態(tài)。這時，低端譯碼器32的譯碼輸出對開關SD1進行有選擇的導通控制。結(jié)果，由電阻R1得到的多個基準電壓由開關SH1～SH32選擇提供給信號線L1，再通過開關SD1作為參考電壓VDAC輸出。這里，在進行只有高端5比特數(shù)字信號的電平發(fā)生變化的高端比較時，由高端譯碼器31的譯碼信號促使32個開關SH1～SH32中的某一個導通，基準電壓接于特定的一條信號線L1上。因此，與以往相比，由基準電壓進行充放電的寄生電容的容量變小，可以縮短信號線L1的電位設定所需要的時間。也就是說，與以往相比，在進行高速動作時參考電壓變化大的高端比較時，在規(guī)定的比較時間內(nèi)按精度范圍容易達到規(guī)定電壓值。
高端5比特數(shù)字信號的電平完全決定后，由高端譯碼器31的輸出控制開關SH1～SH32全部處于非導通狀態(tài)，而且控制與電平?jīng)Q定了的高端5比特數(shù)字信號對應的某一電阻組內(nèi)的25-1個開關SU全部處于導通狀態(tài)。在這種狀態(tài)下，根據(jù)接受前述模擬電路13所輸出低端5比特數(shù)字信號的低端譯碼器32的輸出，使25個開關SD1～SD32中除開關SD1外的開關SD2～SD32有選擇地處于導通狀態(tài)，并通過某一開關SDj(j＝2～32)，將電阻R2分壓的31個電壓中的一個作為參考電壓VDAC依序有選擇地輸出。
所述比較器12使用具有帶正、負輸入端的運算放大器和兩個電容的開關電容式比較器，該二電容的各一端連接此運算放大器的正輸入端，另兩端分別饋入模擬信號和參考電壓。在這種情況下，在A/D轉(zhuǎn)換開始之前供給參考電壓的一電容器的另一端預先充電到模擬信號電平，以此可以進一步縮短高端比較時的穩(wěn)定時間。
如前所述，圖1中的高端譯碼器31用與所述電阻組對應數(shù)目的部分譯碼器構(gòu)成，圖2表示其中的一個部分譯碼器33i及與其對應的電阻組。這些部分譯碼器33i輸入所述模擬電路13產(chǎn)生的高端5比特數(shù)字信號及兩種控制信號DAU、DAL。于是所述高端部分譯碼器33i如圖3的時間圖所示，在控制信號DAU為“1”電平，控制信號DAL為“0”電平時，根據(jù)數(shù)字信號產(chǎn)生對開關SHi進行有選擇的導通控制的譯碼輸出，在控制信號DAU為“0”電平，控制信號DAL為“1”電平時，根據(jù)數(shù)字信號產(chǎn)生控制使一個電阻組內(nèi)的開關同時導通的譯碼輸出。
按照所述實施例，在進行高速動作時參考電壓VDAC的值變化大的高端比較時，在規(guī)定的比較時間內(nèi)按精度范圍使其達到規(guī)定電壓值變得容易了，可以謀求縮短穩(wěn)定時間，可以使應用該實施例的D/A轉(zhuǎn)換電路的A/D轉(zhuǎn)換器實現(xiàn)高速化。
圖4表示與所述圖5所示的那種逐次比較型A/D轉(zhuǎn)換器用的圖1所示實施例不同的電阻分壓型D/A轉(zhuǎn)換電路的結(jié)構(gòu)。而且，在該D/A轉(zhuǎn)換電路的情況下也是，提供10比特的數(shù)字信號作為控制信號，分別將其中高端5比特的數(shù)字信號供給高端譯碼器41，低端5比特數(shù)字信號供給低端譯碼器42。在這一實施例的情況下也是，在恒定電壓VREF的節(jié)點與模擬接地AGND的節(jié)點之間，為了得到多個基準電壓，串聯(lián)連接多個電阻R1。再者，與上文所述實施例一樣設置210個電阻R2，這些電阻按每25個(32個)一組分到25個電阻組內(nèi)。然后，設置于各電阻組內(nèi)的25個電阻R2，為了將所述各電阻R1的兩端間產(chǎn)生的電位差分壓，串聯(lián)連接于各電阻R1的兩端之間。而且，設置25條信號線L1～L32。在上述各電阻組內(nèi)分別設置25個開關Sk(k＝1～32)。各25個開關Sk由所述低端譯碼器42的譯碼輸出進行導通控制。在上述25條信號線L1～L32與參考電壓輸出端之間連接著25個開關U1～U32，這25個開關U1～U32由高端譯碼器41的譯碼輸出進行導通控制。而且，所述各開關可使用半導體開關，例如CMOS開關，但也可以使用N溝道或P溝道MOS晶體管的分立半導體開關等。
下面對使用圖4所示的D/A轉(zhuǎn)換電路構(gòu)成所述圖5那樣的A/D轉(zhuǎn)換器的情況下的動作加以說明。A/D轉(zhuǎn)換一開始，前述邏輯電路13輸出的數(shù)字信號從高端數(shù)位開始，電平依序變化下去。這時，低端5比特數(shù)字信號例如全部設定為“0”電平。亦即，A/D轉(zhuǎn)換開始后立即由圖4的D/A變換電路中譯碼器41的譯碼輸出有選擇地對開關U1～U32進行導通控制。這時，由于受低端譯碼器42的譯碼輸出所控制，各電阻組中對應于低端5比特數(shù)字信號為全部“0”電平的相同位置的一組開關S1～S32有選擇地處于導通狀態(tài)。這種情況下，進行高端比較時，各電阻組中某一開關S1～S32處于導通狀態(tài)，各信號線L1‘～L32預先充電到規(guī)定電壓。在這里，與上述各信號線L1～L32相比，參考電壓輸出端存在的寄生電容的容量足夠小，因而，在開關U1～U32切換時，參考電壓在短時間里達到規(guī)定值。也就是說在這一實施例的情況下也是，在進行高速動作時參考電壓VDAC值變化大的高端比較時，容易在規(guī)定的比較時間內(nèi)按精度范圍使其達到規(guī)定的電壓值。
高端5比特數(shù)字信號的電平完全決定后，根據(jù)接受邏輯電路13所輸出低端5比特數(shù)字信號的低端譯碼器42的譯碼輸出，使各電阻組內(nèi)的25個開關S1～S32中的某一個有選擇地處于導通狀態(tài)，并將各電阻R2分壓得到的各電壓中的一個電壓作為參考電壓VDAC依序輸出。
按照上述實施例，在進行高速動作時參考電壓VDAC值變化大的高端比較時，在規(guī)定的比較時間內(nèi)按精度范圍內(nèi)使其達到規(guī)定電壓值變得容易、可以謀求縮短穩(wěn)定時間，使應用本實施例的D/A轉(zhuǎn)換電路的A/D轉(zhuǎn)換器實現(xiàn)高速化。
而且，當然，本發(fā)明不限于上述實施例，可以是各種變形。例如，在所述各實施例中，對作為輸入控制信號的數(shù)字信號為10比特的情況作了說明，但并不限于10比特，10比特以上或10比特以下也行，可以按照數(shù)字信號的比特數(shù)，設定所述電阻R1、R2和各開關的數(shù)目。而且，在上述實施例中，對各開關SHi并聯(lián)連接于各電阻R1的兩端中低電位的一端(即可以得到25個電阻R2形成的32個電壓值中最低的電壓的節(jié)點)與信號線L1之間的情況加以說明，但這也可以改變成并聯(lián)連接于各電阻R1的兩端中高電位的一端與信號線L1之間。而且，在上述各實施例中，說明了將譯碼器分成高、低端譯碼兩種，在高端與低端兩級進行模擬變換的情況，但是當然將譯碼器分成三種以上、進行三級以上的模擬變換的情況下也能實施。還有，同時記在本專利申請范圍的各重要組件上的附圖參考符號是為了使本申請的發(fā)明易于理解，并非為了將本發(fā)明的技術(shù)范圍限制于附圖所示的實施例。
如上所示，根據(jù)本發(fā)明，可以提供一種能縮短穩(wěn)定時間，從而在裝入逐次比較型A/D轉(zhuǎn)換器時可以實現(xiàn)高速度的A/D轉(zhuǎn)換的D/A轉(zhuǎn)換電路。
權(quán)利要求
1.一種數(shù)字-模擬轉(zhuǎn)換電路，其特征在于具有產(chǎn)生多個基準電壓的基準電壓發(fā)生手段(R1)；分別將所述多個基準電壓中電壓值相近的兩個基準電壓間的電位差加以分壓，以產(chǎn)生多個參考電壓的多個參考電壓發(fā)生手段(R2)；多條信號線(L1～L32)；根據(jù)高端數(shù)位的數(shù)字信號，在第一段時間選擇所述多個基準電壓中的一個提供給所述多條信號線中特定的一條，在第一段時間終止后的第2段時間同時選擇所述多個參考電壓發(fā)生手段中的一個所產(chǎn)生的多個參考電壓，提供給除所述特定信號線(L1)外的所述多條信號線的第1選擇供給手段(31，SH1～SH32，SU)；模擬信號輸出端(VDAC)；在所述第1段時間將所述特定信號線的電壓提供給所述模擬信號輸出端，在所述第二段時間，根據(jù)低端數(shù)位的數(shù)字信號選擇除所述特定信號線外的所述多條信號線的電壓，提供給所述模擬信號輸出端的第2選擇供給手段(SD2～SD32)。
2.根據(jù)權(quán)利要求1所述的數(shù)字-模擬轉(zhuǎn)換電路，其特征在于前述第1選擇供給手段(31，SH1～SH32，SU)的組成部分包括供給高端數(shù)位數(shù)字信號的高端譯碼器(31)，插入在可得到所述多個基準電壓的各節(jié)點與所述特定的信號線之間且受到所述高端譯碼器的譯碼信號有選擇的導通控制的多個第1開關手段(SH1～SH32)，以及分別插入在所述多個參考電壓發(fā)生手段(R2)產(chǎn)生的多個參考電壓的各節(jié)點與所述多條信號線(L1～L32)中除所述特定信號線(L1)外的多條信號線(L2～L32)之間并由所述高端譯碼器的譯碼信號進行同時導通控制的多個第2開關手段(SU);所述第2選擇供給手段的組成部分包括供給低端數(shù)位數(shù)字信號的低端譯碼器(32)，接于所述特定信號線與所述模擬信號輸出端之間且由所述低端譯碼器的譯碼信號進行導通控制的第1開關手段(SD1)，連接于除所述特定信號線外的所述多條信號線與所述模擬信號輸出端之間并根據(jù)所述低端譯碼器的譯碼信號有選擇地進行導通控制的多個第2開關手段(SD2～SD32)。
3.一種數(shù)字-模擬轉(zhuǎn)換電路，其特征在于具備產(chǎn)生多個基準電壓的基準電壓發(fā)生手段(R1);分別將所述多個基準電壓中電壓值相近的2個基準電壓之間的電位差分壓，以產(chǎn)生多個參考電壓的多個參考電壓發(fā)生手段(R2);多條信號線(L1～L32);模擬信號輸出端(VDAC);根據(jù)高端數(shù)位數(shù)字信號選擇所述多條信號線，并有控制地連接到所述模擬信號輸出端的連接控制手段(41、U1～U32);在用所述連接控制手段將所述多條信號線中的一條連接到所述模擬信號輸出端的時間里，根據(jù)低端數(shù)位數(shù)字信號對所述多個參考電壓發(fā)生手段中的一個產(chǎn)生的多個參考電壓加以選擇并提供給所述多條信號線中的一條的選擇供給手段(42、S1～S32)。
4.根據(jù)權(quán)利要求3所述的數(shù)字-模擬轉(zhuǎn)換電路，其特征在于，所述連接控制手段(41，U31～U32)的組成部分包括供給高端數(shù)位數(shù)字信號的高端譯碼器(41)和連接于所述多條信號線與所述模擬信號輸出端之間，由所述高端譯碼器的譯碼信號有選擇地進行導通控制的第1開關手段(U1～U32);所述選擇供給手段(42，S1～S32)的組成部分包括供給低端數(shù)位數(shù)字信號的低端譯碼器(42)和并聯(lián)連接于所述多個參考電壓發(fā)生手段產(chǎn)生的多個參考電壓的各節(jié)點與所述多條信號線中的一條之間、由所述低端譯碼器的譯碼信號進行有選擇的導通控制的多個第2開關手段(S1～S32)。
全文摘要
本發(fā)明揭示一種能縮短穩(wěn)定時間、裝入逐次比較型模擬-數(shù)字轉(zhuǎn)換器時能實現(xiàn)模擬-數(shù)字轉(zhuǎn)換高速化的數(shù)字-模擬轉(zhuǎn)換電路。它包括產(chǎn)生多個基準電壓的多個串聯(lián)電阻(R1)，由將R1兩端的電位差分壓的多個電阻(R2)構(gòu)成的多個串聯(lián)電路，信號線(L1～L32)、高端譯碼器(31)和低端譯碼器(32)。
文檔編號H03M1/68GK1113054SQ9510521
公開日1995年12月6日 申請日期1995年4月28日 優(yōu)先權(quán)日1994年4月28日
發(fā)明者佐藤項一, 辻和宏 申請人:東芝株式會社