本公開涉及形成具有低寄生電容的隔離區(qū)域。

背景技術：

1、集成電路(ic)材料和設計方面的技術進步已經產生了幾代ic，其中，每代具有比前幾代更小且更復雜的電路。在ic演進的過程中，功能密度(例如，每芯片面積的互連器件的數(shù)量)通常增加，而幾何尺寸減小。這種按比例縮小的工藝通常通過提高生產效率和降低相關成本來提供益處。

2、這種縮小也增加了處理和制造ic的復雜性，并且為了實現(xiàn)這些進步，需要ic處理和制造中的類似發(fā)展。例如，柵極全環(huán)繞(gaa)晶體管已經被引入以替換平面晶體管。gaa晶體管的結構和制造gaa晶體管的方法正在被開發(fā)。

3、gaa晶體管的形成通常包括：形成長條帶(包括交替的半導體材料)和長柵極堆疊，然后形成隔離區(qū)域以將長條帶和長柵極堆疊切割成較短部分。較短部分可以用于形成gaa晶體管的溝道層和柵極堆疊。

技術實現(xiàn)思路

1、根據(jù)本公開的一個實施例，提供了一種形成半導體結構的方法，包括：形成柵極堆疊；蝕刻所述柵極堆疊以形成穿透所述柵極堆疊的溝槽，其中，所述柵極堆疊下方的電介質隔離區(qū)域暴露于所述溝槽，并且所述柵極堆疊的第一部分和第二部分被所述溝槽隔開；執(zhí)行第一沉積工藝以形成第一電介質層，所述第一電介質層延伸到所述溝槽中并且內襯于所述柵極堆疊的第一部分和第二部分的側壁，其中，所述第一電介質層具有第一介電常數(shù)；以及執(zhí)行第二沉積工藝以在所述第一電介質層上形成第二電介質層，其中，所述第二電介質層填充所述溝槽，并且所述第二電介質層具有大于所述第一介電常數(shù)的第二介電常數(shù)。

2、根據(jù)本公開的一個實施例，提供了一種形成半導體結構的方法，包括：在半導體襯底的體部分之上形成電介質隔離區(qū)域，其中，半導體區(qū)域在所述電介質隔離區(qū)域旁邊，并且其中，所述半導體區(qū)域包括高于所述電介質隔離區(qū)域的部分；在所述電介質隔離區(qū)域之上形成替換柵極堆疊；蝕刻所述替換柵極堆疊以形成第一柵極堆疊和第二柵極堆疊；以及形成柵極隔離區(qū)域，所述柵極隔離區(qū)域在所述第一柵極堆疊和所述第二柵極堆疊之間并且與所述第一柵極堆疊和所述第二柵極堆疊實體接觸，其中，所述柵極隔離區(qū)域從所述第一柵極堆疊的頂表面水平延伸到低于所述第一柵極堆疊的底表面水平的水平，并且其中，形成所述柵極隔離區(qū)域包括：沉積第一電介質層，所述第一電介質層包括低k電介質材料；以及沉積第二電介質層，所述第二電介質層包括高k電介質材料，其中，所述第一電介質層包括在所述第二電介質層和所述第一柵極堆疊之間并且與所述第二電介質層和所述第一柵極堆疊接觸的部分。

3、根據(jù)本公開的一個實施例，提供了一種半導體結構，包括：第一柵極全環(huán)繞(gaa)晶體管，包括第一柵極堆疊；第二gaa晶體管，包括第二柵極堆疊；以及柵極隔離區(qū)域，在所述第一柵極堆疊和所述第二柵極堆疊之間并且與所述第一柵極堆疊和所述第二柵極堆疊接觸，其中，所述柵極隔離區(qū)域包括：第一電介質層，包括siocn，其中，所述第一電介質層與所述第一柵極堆疊和所述第二柵極堆疊實體接觸，并且其中，所述第一電介質層具有第一介電常數(shù)；以及第二電介質層，在所述第一電介質層上，其中，所述第二電介質層具有高于所述第一介電常數(shù)的第二介電常數(shù)。

技術特征：

1.一種形成半導體結構的方法，包括：

2.根據(jù)權利要求1所述的方法，其中，所述第一電介質層是使用氨基硅烷作為第一前體來沉積的。

3.根據(jù)權利要求2所述的方法，所述第二電介質層是使用第二前體來沉積的，所述第二前體選自由硅烷、乙硅烷、二氯硅烷、和前述項的組合組成的組，并且其中，所述第一電介質層和所述第二電介質層包括相同的元素。

4.根據(jù)權利要求3所述的方法，其中，所述第一電介質層和所述第二電介質層具有相同的成分。

5.根據(jù)權利要求4所述的方法，其中，所述第一電介質層具有比所述第二電介質層高的孔隙率。

6.根據(jù)權利要求2所述的方法，其中，所述第一電介質層是使用n2、nh3和ar作為附加工藝氣體來沉積的。

7.根據(jù)權利要求1所述的方法，還包括：

8.根據(jù)權利要求1所述的方法，還包括：執(zhí)行平坦化工藝以去除所述第一電介質層和所述第二電介質層的高于所述柵極堆疊的頂表面的部分，以形成柵極隔離區(qū)域。

9.一種形成半導體結構的方法，包括：

10.一種半導體結構，包括：

技術總結
本公開涉及形成具有低寄生電容的隔離區(qū)域。一種方法，包括：形成柵極堆疊，以及蝕刻柵極堆疊以形成穿透柵極堆疊的溝槽。柵極堆疊下方的電介質隔離區(qū)域暴露于溝槽，并且柵極堆疊的第一部分和第二部分被溝槽隔開。該方法包括：執(zhí)行第一沉積工藝以形成延伸到溝槽中并且內襯柵極堆疊的第一部分和第二部分的側壁的第一電介質層，以及執(zhí)行第二沉積工藝以在第一電介質層上形成第二電介質層。第二電介質層填充溝槽。第一電介質層具有第一介電常數(shù)，第二電介質層具有大于第一介電常數(shù)的第二介電常數(shù)。

技術研發(fā)人員：劉蘊萱,林立峰,林嘉慧,李資良
受保護的技術使用者：臺灣積體電路制造股份有限公司
技術研發(fā)日：
技術公布日：2025/1/28