本公開(kāi)實(shí)施例涉及半導(dǎo)體，特別涉及一種延遲鎖相環(huán)電路以及存儲(chǔ)裝置。

背景技術(shù)：

1、時(shí)鐘信號(hào)被廣泛的用于同步半導(dǎo)體器件的操作時(shí)序的信號(hào)，當(dāng)從外部裝置施加的時(shí)鐘信號(hào)被用于半導(dǎo)體器件內(nèi)部時(shí)，半導(dǎo)體器件的內(nèi)部電路可能會(huì)引起時(shí)間延遲問(wèn)題。因此，通常會(huì)在半導(dǎo)體器件中集成延遲鎖相環(huán)電路，延遲鎖相環(huán)電路可以用于補(bǔ)償時(shí)間延遲，以使半導(dǎo)體器件內(nèi)部的時(shí)鐘信號(hào)與外部輸入的時(shí)鐘信號(hào)同步。

技術(shù)實(shí)現(xiàn)思路

1、本公開(kāi)實(shí)施例提供一種延遲鎖相環(huán)電路以及存儲(chǔ)裝置，至少有利于降低功耗。

2、根據(jù)本公開(kāi)一些實(shí)施例中，本公開(kāi)實(shí)施例一方面提供一種延遲鎖相環(huán)電路，包括：第一延遲電路，被配置為，基于控制碼延遲參考時(shí)鐘信號(hào)，以生成并輸出具有第一延遲量的第一時(shí)鐘信號(hào)；延遲檢測(cè)反饋電路，與所述第一延遲電路耦接，被配置為，基于反饋時(shí)鐘信號(hào)以及所述參考時(shí)鐘信號(hào)的相位差，生成相對(duì)應(yīng)的控制碼，并將所述控制碼輸出至所述第一延遲電路，以調(diào)整所述第一延遲量；在檢測(cè)到所述相位差符合預(yù)期后鎖存當(dāng)前的控制碼作為目標(biāo)控制碼，并輸出有效的標(biāo)識(shí)信號(hào)；其中，所述第一延遲電路鎖定與所述目標(biāo)控制碼相對(duì)應(yīng)的第一延遲量作為目標(biāo)延遲量；第二延遲電路，與所述第一延遲電路和所述延遲檢測(cè)反饋電路耦接，被配置為，基于所述第一時(shí)鐘信號(hào)和所述標(biāo)識(shí)信號(hào)生成并輸出第二時(shí)鐘信號(hào)；其中，在所述延遲檢測(cè)反饋電路輸出有效的所述標(biāo)識(shí)信號(hào)之前，將所述第一時(shí)鐘信號(hào)輸出為所述第二時(shí)鐘信號(hào)，以及在所述延遲檢測(cè)反饋電路輸出有效的所述標(biāo)識(shí)信號(hào)之后，對(duì)具有所述目標(biāo)延遲量的所述第一時(shí)鐘信號(hào)執(zhí)行延遲操作，以生成并輸出具有第二延遲量的第二時(shí)鐘信號(hào)；所述第二延遲電路的延遲精細(xì)度大于所述第一延遲電路的延遲精細(xì)度；復(fù)制電路，與所述第二延遲電路和所述延遲檢測(cè)反饋電路耦接，被配置為，將所述第二時(shí)鐘信號(hào)延遲預(yù)設(shè)延遲量，以生成并輸出所述反饋時(shí)鐘信號(hào)。

3、在一些實(shí)施例中，所述延遲檢測(cè)反饋電路包括：相位檢測(cè)電路，被配置為，接收所述反饋時(shí)鐘信號(hào)以及所述參考時(shí)鐘信號(hào)，生成并輸出比較信號(hào)和基準(zhǔn)信號(hào)，所述比較信號(hào)與所述基準(zhǔn)信號(hào)的邊沿差異表征所述相位差；且對(duì)所述比較信號(hào)進(jìn)行n次延遲，以分別得到包括第1內(nèi)部信號(hào)至第n內(nèi)部信號(hào)的內(nèi)部信號(hào)集，比較所述內(nèi)部信號(hào)集中每一內(nèi)部信號(hào)與所述基準(zhǔn)信號(hào)的邊沿差異，并輸出n個(gè)碼值，每個(gè)碼值分別表征每次比較結(jié)果，且所述n個(gè)碼值構(gòu)成所述控制碼，n為大于等于2的整數(shù)；標(biāo)識(shí)信號(hào)產(chǎn)生電路，被配置為，接收所述n個(gè)碼值，并基于所述n個(gè)碼值生成所述標(biāo)識(shí)信號(hào)。

4、在一些實(shí)施例中，所述相位檢測(cè)電路還被配置為，在所述基準(zhǔn)信號(hào)的邊沿不晚于第m內(nèi)部信號(hào)的邊沿時(shí)，與所述第m內(nèi)部信號(hào)相對(duì)應(yīng)的碼值恒為邏輯“0”；在所述基準(zhǔn)信號(hào)的邊沿晚于所述第m內(nèi)部信號(hào)的邊沿時(shí)，與所述第m內(nèi)部信號(hào)相對(duì)應(yīng)的所述碼值由邏輯“0”跳變?yōu)檫壿嫛?”，m為小于等于n的正整數(shù)。

5、在一些實(shí)施例中，所述n個(gè)碼值包括：第x碼值和第x+1碼值，其中，所述第x碼值為最晚出現(xiàn)跳變沿的碼值，所述第x+1碼值為恒定值；所述標(biāo)識(shí)信號(hào)產(chǎn)生電路被配置為，對(duì)所述第x碼值以及所述第x+1碼值進(jìn)行異或邏輯運(yùn)算，得到所述標(biāo)識(shí)信號(hào)，x為小于n的正整數(shù)。

6、在一些實(shí)施例中，第m內(nèi)部信號(hào)相較于第m-1內(nèi)部信號(hào)具有第三延遲量，m為小于等于n的正整數(shù)；所述標(biāo)識(shí)信號(hào)產(chǎn)生電路包括：延遲邏輯電路，被配置為，接收所述n個(gè)碼值，并以所述第三延遲量延遲每一碼值，其中，第1碼值至第n碼值中的第y碼值經(jīng)延遲后得到第y延遲碼值，y為小于n的正整數(shù)；n-1個(gè)第一異或邏輯電路，第y個(gè)所述第一異或邏輯電路，被配置為，接收第y延遲碼值以及第y+1碼值，并進(jìn)行異或運(yùn)算；多級(jí)第二異或邏輯電路，每一級(jí)所述第二異或邏輯電路基于前一級(jí)所述第二異或邏輯電路的異或運(yùn)算結(jié)果，進(jìn)行相應(yīng)的異或運(yùn)算，最后一級(jí)的所述第二異或運(yùn)算邏輯電路輸出所述標(biāo)識(shí)信號(hào)，處于第一級(jí)的所述第二異或邏輯電路基于所述第一異或邏輯電路的異或運(yùn)算結(jié)果，進(jìn)行相應(yīng)的異或運(yùn)算。

7、在一些實(shí)施例中，所述延遲鎖相環(huán)電路還包括：相位檢測(cè)器，與所述復(fù)制電路耦接，被配置為，檢測(cè)所述參考時(shí)鐘信號(hào)與所述反饋時(shí)鐘信號(hào)的相位差，生成并輸出與所述相位差相對(duì)應(yīng)的調(diào)節(jié)信號(hào)；延遲控制器，與所述相位檢測(cè)器和所述延遲檢測(cè)反饋電路耦接，被配置為，接收所述調(diào)節(jié)信號(hào)和所述標(biāo)識(shí)信號(hào)，并在所述標(biāo)識(shí)信號(hào)有效時(shí)，基于所述調(diào)節(jié)信號(hào)調(diào)整所述第二延遲量，以及在所述標(biāo)識(shí)信號(hào)無(wú)效時(shí)，基于缺省控制信號(hào)設(shè)置所述第二延遲量為0。

8、在一些實(shí)施例中，所述相位檢測(cè)電路包括：接收電路，被配置為，接收所述反饋時(shí)鐘信號(hào)以及所述參考時(shí)鐘信號(hào)，生成并輸出所述比較信號(hào)和所述基準(zhǔn)信號(hào)；轉(zhuǎn)換電路，被配置為，接收所述比較信號(hào)和所述基準(zhǔn)信號(hào)，并對(duì)所述比較信號(hào)進(jìn)行n次延遲，以得到所述內(nèi)部信號(hào)集，并輸出所述n個(gè)碼值。

9、在一些實(shí)施例中，所述接收電路包括：第一采樣電路，被配置為，接收輸入信號(hào)，并響應(yīng)于所述反饋時(shí)鐘信號(hào)對(duì)所述輸入信號(hào)進(jìn)行采樣，以生成并輸出互為反相關(guān)系的所述比較信號(hào)以及互補(bǔ)比較信號(hào)；第二采樣電路，被配置為，接收所述互補(bǔ)比較信號(hào)，并響應(yīng)于所述參考時(shí)鐘信號(hào)對(duì)所述互補(bǔ)比較信號(hào)進(jìn)行采樣，以生成并輸出所述基準(zhǔn)信號(hào)。

10、在一些實(shí)施例中，所述第一采樣電路包括：多個(gè)級(jí)聯(lián)的第一觸發(fā)器，每一級(jí)所述第一觸發(fā)器的時(shí)鐘端接收所述反饋時(shí)鐘信號(hào)，每一級(jí)所述第一觸發(fā)器的數(shù)據(jù)輸入端連接上一級(jí)所述第一觸發(fā)器的正相輸出端，第一級(jí)的所述第一觸發(fā)器的輸入數(shù)據(jù)端接收所述輸入信號(hào)，最后一級(jí)的所述第一觸發(fā)器的正相輸出端以及反相輸出端分別輸出所述比較信號(hào)以及所述互補(bǔ)比較信號(hào)；所述第二采樣電路包括：第二觸發(fā)器，所述第二觸發(fā)器的數(shù)據(jù)輸入端連接最后一級(jí)的所述第一觸發(fā)器的反相輸出端，所述第二觸發(fā)器的時(shí)鐘端接收所述參考時(shí)鐘信號(hào)。

11、在一些實(shí)施例中，所述轉(zhuǎn)換電路包括：包括第1延遲轉(zhuǎn)換器至第n延遲轉(zhuǎn)換器的n個(gè)級(jí)聯(lián)的延遲轉(zhuǎn)換器，其中，第m延遲轉(zhuǎn)換器被配置為，接收第m-1延遲轉(zhuǎn)換器輸出的第m-1內(nèi)部信號(hào)，以第三延遲量延遲所述第m-1內(nèi)部信號(hào)以生成第m內(nèi)部信號(hào)，并將所述第m內(nèi)部信號(hào)輸出至第m+1延遲轉(zhuǎn)換器；其中，第1延遲轉(zhuǎn)換器接收所述比較信號(hào)并以所述預(yù)設(shè)延遲量延遲所述比較信號(hào)，以生成并輸出所述第1內(nèi)部信號(hào)；所述第m延遲轉(zhuǎn)換器還被配置為，比較所述基準(zhǔn)信號(hào)與所述第m內(nèi)部信號(hào)的邊沿差異，并輸出相應(yīng)的第m碼值，所述第m碼值表征所述基準(zhǔn)信號(hào)的邊沿是否不晚于所述第m內(nèi)部信號(hào)的邊沿。

12、在一些實(shí)施例中，每一所述延遲轉(zhuǎn)換器的所述第三延遲量均相同。

13、在一些實(shí)施例中，所述第m延遲轉(zhuǎn)換器包括：第m延遲器，被配置為，接收所述第m-1內(nèi)部信號(hào)，并以所述第三延遲量進(jìn)行延遲，生成并輸出所述第m內(nèi)部信號(hào)；第m比較轉(zhuǎn)換器，被配置為，接收并比較所述第m內(nèi)部信號(hào)以及所述基準(zhǔn)信號(hào)，輸出所述第m碼值。

14、在一些實(shí)施例中，所述第m比較轉(zhuǎn)換器包括：第一pmos管，所述第一pmos管的源極連接工作電源，柵極接收復(fù)位信號(hào)；第一nmos管，所述第一nmos管的柵極接收所述第m內(nèi)部信號(hào)，所述第一nmos管的漏極連接所述第一pmos管的漏極，所述第一nmos管的源極作為輸出節(jié)點(diǎn)；第二nmos管，所述第二nmos管的柵極接收所述基準(zhǔn)信號(hào)，所述第二nmos管的漏極連接所述第一nmos管的源極，所述第二nmos管的源極連接接地端；保持電路，所述保持電路的輸入端連接所述輸出節(jié)點(diǎn)，用于在所述第一nmos管以及所述第二nmos管均導(dǎo)通后，將所述輸出節(jié)點(diǎn)的信號(hào)反相處理后鎖存并輸出；偶數(shù)個(gè)級(jí)聯(lián)的反相器，所述保持電路的輸出端連接首級(jí)的反相器的輸入端，處于尾級(jí)的反相器的輸出端輸出所述第m碼值。根據(jù)本公開(kāi)一些實(shí)施例中，本公開(kāi)實(shí)施例另一方面還提供一種存儲(chǔ)裝置，包括上述任意實(shí)施例提供的延遲鎖相環(huán)電路。

15、本公開(kāi)實(shí)施例提供的技術(shù)方案至少具有以下優(yōu)點(diǎn)：

16、本公開(kāi)實(shí)施例提供的延遲鎖相環(huán)電路的技術(shù)方案中，延遲檢測(cè)反饋電路中生成的控制碼表征的是反饋時(shí)鐘信號(hào)相較于參考時(shí)鐘信號(hào)的延遲量。因此，當(dāng)基于該控制碼對(duì)下一次輸入的參考時(shí)鐘信號(hào)進(jìn)行補(bǔ)償時(shí)，可以精確地基于參考時(shí)鐘信號(hào)實(shí)際會(huì)產(chǎn)生的延遲量對(duì)參考時(shí)鐘信號(hào)進(jìn)行補(bǔ)償，使得下一次輸出的接收反饋時(shí)鐘信號(hào)與參考時(shí)鐘信號(hào)之間的相位接近或者相同，從而提高延遲鎖相環(huán)電路補(bǔ)償時(shí)間延遲的效率。并且，延遲檢測(cè)反饋電路還會(huì)生成標(biāo)識(shí)信號(hào)，且有效的標(biāo)識(shí)信號(hào)表征第一延遲電路鎖定目標(biāo)延遲量，第二延遲電路響應(yīng)于有效的標(biāo)識(shí)信號(hào)執(zhí)行延遲操作，以確保第一延遲電路鎖定目標(biāo)延遲量后第二延遲電路才會(huì)執(zhí)行延遲操作，從而有利于縮短第二延遲電路的工作時(shí)長(zhǎng)，降低延遲鎖相環(huán)電路的功耗。