本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，具體涉及一種施密特觸發(fā)器電路。

背景技術(shù)：

施密特觸發(fā)器是一種特殊的門電路，與普通的門電路不同，施密特觸發(fā)器有兩個閾值電壓，分別稱為正向閾值電壓和負(fù)向閾值電壓。在輸入信號從低電平上升到高電平的過程中使電路狀態(tài)發(fā)生變化的輸入電壓稱為正向閾值電壓，在輸入信號從高電平下降到低電平的過程中使電路狀態(tài)發(fā)生變化的輸入電壓稱為負(fù)向閾值電壓。正向閾值電壓與負(fù)向閾值電壓之差稱為回差電壓。

傳統(tǒng)的施密特觸發(fā)器如圖1所示，一種施密特觸發(fā)器電路，包括：第一pmos晶體管p1、第二pmos晶體管p2、第三pmos晶體管p3、第一nmos晶體管n1、第二nmos晶體管n2、第三nmos晶體管n3；第一pmos晶體管p1的源極接電源，柵極接輸入uin，漏極接第二pmos晶體管p2的源極和第三pmos晶體管p3的源極；第二pmos晶體管p2的柵極接輸入uin，漏極接輸出uout；第三pmos晶體管p3的柵極接輸出uout，漏極接地；第一nmos晶體管n1的柵極接輸入uin，漏極接輸出uout，源極接第二nmos晶體管n2的漏極和第三nmos晶體管n3的漏極；第二nmos晶體管n2的柵極接輸入uin，源極接地；第三nmos晶體管n3的柵極接輸出uout，源極電源。

在傳統(tǒng)的觸發(fā)器中，第三pmos晶體管p3的襯底接電源，漏極接地，這樣在pmos晶體管p3的襯底和漏極之間形成了一個寄生二極管；同理，第三nmos晶體管n3的襯底和源級之間也形成了一個寄生二極管。在芯片進(jìn)行靜電放電(esd)測試的過程，這兩個二極管容易形成放電通路，從而影響整個芯片的靜電放電(esd)性能。

技術(shù)實現(xiàn)要素：

為解決現(xiàn)有施密特觸發(fā)器由于存在電源到地的寄生二極管，從而造成靜電放電性能比較弱的技術(shù)問題，本發(fā)明提供了一種靜電放電性能比較好的施密特觸發(fā)器。

一種施密特觸發(fā)器，包括，第一pmos晶體管p1、第二pmos晶體管p2、第三pmos晶體管p3、第一nmos晶體管n1、第二nmos晶體管n2、第三nmos晶體管n3；第一pmos晶體管p1的源極接電源，柵極接輸入uin，漏極接第二pmos晶體管p2的源極和第三pmos晶體管p3的源極；第二pmos晶體管p2的柵極接輸入uin，漏極接輸出uout；第三pmos晶體管p3的柵極接輸出uout；第一nmos晶體管n1的柵極接輸入uin，漏極接輸出uout，源極接第二nmos晶體管n2的漏極和第三nmos晶體管n3的漏極；第二nmos晶體管n2的柵極接輸入uin，源極接地；第三nmos晶體管n3的柵極接輸出uout；所述斯密特觸發(fā)器還包括第一隔離器件，第二隔離器件，所述第一隔離器件的一端接第三pmos晶體管p3的漏極，另一端接地；所述第二隔離器件的一端接第三nmos晶體管n3的源極，另一端接電源。

進(jìn)一步的，所述第一隔離器件為第四nmos晶體管n4，所述第二隔離器件為第四pmos晶體管p4，所述第四nmos晶體管n4的漏極接所述第三pmos晶體管p3的漏極，柵極接電源，源極接地；所述第四pmos晶體管p4的源極接所述第三nmos晶體管n3的源極，柵極接地，漏極接電源。

進(jìn)一步的，所述第一隔離器件為第一電阻r1，所述第二隔離器件為第二電阻r2，所述第一電阻r1的一端接所述第三pmos晶體管p3的漏極，另一端接地；所述第二電阻r2的一端接所述第三nmos晶體管n3的源極，另一端接電源。

本發(fā)明的施密特觸發(fā)器，通過第一隔離器件和第二隔離器件的引入，將現(xiàn)有電路中的電源和地的寄生二極管消除了，大大提升了芯片的靜電放電性能。

附圖說明

圖1是現(xiàn)有技術(shù)提供的一種施密特觸發(fā)器電路結(jié)構(gòu)示意圖；

圖2是本發(fā)明提供的一種施密特觸發(fā)器電路結(jié)構(gòu)示意圖；

圖3是本發(fā)明實施例1提供的一種施密特觸發(fā)器電路結(jié)構(gòu)示意圖；

圖4是本發(fā)明實施例2提供的一種施密特觸發(fā)器電路結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明了，下面結(jié)合具體實施方式并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。

為了解決傳統(tǒng)施密特觸發(fā)其中容易形成寄生二極管，在芯片進(jìn)行靜電放電測試的過程，寄生二極管容易形成放電通路，從而影響整個芯片的靜電放電(esd)性能的技術(shù)問題，本發(fā)明提供了一種施密特觸發(fā)器，如圖2所示，該斯密特觸發(fā)器包括，第一pmos晶體管p1、第二pmos晶體管p2、第三pmos晶體管p3、第一nmos晶體管n1、第二nmos晶體管n2、第三nmos晶體管n3；第一pmos晶體管p1的源極接電源，柵極接輸入uin，漏極接第二pmos晶體管p2的源極和第三pmos晶體管p3的源極；第二pmos晶體管p2的柵極接輸入uin，漏極接輸出uout；第三pmos晶體管p3的柵極接輸出uout；第一nmos晶體管n1的柵極接輸入uin，漏極接輸出uout，源極接第二nmos晶體管n2的漏極和第三nmos晶體管n3的漏極；第二nmos晶體管n2的柵極接輸入uin，源極接地；第三nmos晶體管n3的柵極接輸出uout；所述斯密特觸發(fā)器還包括第一隔離器件1，第二隔離器件2，所述第一隔離器件1的一端接第三pmos晶體管p3的漏極，另一端接地；所述第二隔離器件2的一端接第三nmos晶體管n3的源極，另一端接電源。

作為本發(fā)明實施例1，如圖3所示，其它部分和上述電路相同，所述第一隔離器件為第四nmos晶體管n4，所述第二隔離器件為第四pmos晶體管p4，所述第四nmos晶體管n4的漏極接所述第三pmos晶體管p3的漏極，柵極接電源，源極接地；所述第四pmos晶體管p4的源極接所述第三nmos晶體管n3的源極，柵極接地，漏極接電源。

作為本發(fā)明實施例2，電路其它部分同上述電路相同，如圖4所示，所述第一隔離器件為第一電阻r1，所述第二隔離器件為第二電阻r2，所述第一電阻r1的一端接所述第三pmos晶體管p3的漏極另一端接地；所述第二電阻r2的一端接所述第三nmos晶體管n3的源極，另一端接電源。

本發(fā)明的施密特觸發(fā)器，通過第一隔離器件和第二隔離器件的引入，將現(xiàn)有電路中的電源和地的寄生二極管消除了，大大提升了芯片的靜電放電性能。

應(yīng)當(dāng)理解的是，本發(fā)明的上述具體實施方式僅僅用于示例性說明或解釋本發(fā)明的原理，而不構(gòu)成對本發(fā)明的限制。因此，在不偏離本發(fā)明的精神和范圍的情況下所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。此外，本發(fā)明所附權(quán)利要求旨在涵蓋落入所附權(quán)利要求范圍和邊界、或者這種范圍和邊界的等同形式內(nèi)的全部變化和修改例。

技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明提供了一種施密特觸發(fā)器，屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域。本發(fā)明的斯密特觸發(fā)器的特點在于，在現(xiàn)有斯密特觸發(fā)器的電源和地之間引入了第一隔離器件和第二隔離器件，通過第一隔離器件和第二隔離器件的引入，將現(xiàn)有電路中的電源和地的寄生二極管消除了，大大提升了芯片的靜電放電性能。

技術(shù)研發(fā)人員：不公告發(fā)明人
受保護(hù)的技術(shù)使用者：長沙方星騰電子科技有限公司
技術(shù)研發(fā)日：2017.05.30
技術(shù)公布日：2017.07.25