本發(fā)明屬于寬帶合成源技術(shù)領(lǐng)域，具體涉及一種寬帶掃頻源設(shè)計(jì)電路及設(shè)計(jì)方法。

背景技術(shù)：

目前基于集成鎖相芯片的寬帶掃頻源主要是通過(guò)上位機(jī)來(lái)進(jìn)行頻點(diǎn)的切換，首先通過(guò)對(duì)集成鎖相芯片進(jìn)行寄存器的初始化，然后針對(duì)不同的功能對(duì)特定寄存器置數(shù)實(shí)現(xiàn)頻點(diǎn)的切換，從這種方式可以看出，在掃頻源的整個(gè)掃描過(guò)程中，需要與上位機(jī)進(jìn)行實(shí)時(shí)的交互通信，完成不同頻點(diǎn)的寄存器設(shè)置，最終完成寬帶掃頻源的頻率切換，整個(gè)過(guò)程與上位機(jī)交互過(guò)多，而上位機(jī)一般使用工控機(jī)或零槽控制器等，其運(yùn)行周期為ms級(jí)，這樣在每個(gè)頻點(diǎn)的切換過(guò)程中與上位機(jī)的交互會(huì)拖慢整個(gè)過(guò)程，大大增加頻點(diǎn)的切換時(shí)間。

現(xiàn)階段的寬帶合成源設(shè)計(jì)中，對(duì)合成源的體積、頻率范圍、輸出信號(hào)相噪、雜散、功率穩(wěn)定度以及調(diào)頻時(shí)間的要求越來(lái)越高，同時(shí)針對(duì)不同的應(yīng)用，在追求低成本的前提下，需求側(cè)重點(diǎn)也越來(lái)越多樣化，目前的高頻寬帶合成源電路主要通過(guò)兩種方案獲得：

第一種方案：基于分立元器件組成的寬帶合成源電路，其中所謂的分立元器件主要指組成合成鎖相環(huán)路的器件，如鑒相器、vco均為獨(dú)立的元器件，通過(guò)印制板進(jìn)行電路連接，這種方式占用的電路體積大，但是控制簡(jiǎn)單，主要應(yīng)用于多鎖相環(huán)路嵌套以組成高相位噪聲指標(biāo)的寬帶合成源電路，在這種情況下，電路的控制因多環(huán)路的組合控制將變得十分復(fù)雜，這種方案目前常用于高端的模擬源發(fā)生、信號(hào)分析類儀器中的寬帶本振模塊設(shè)計(jì)，但是在簡(jiǎn)單的單環(huán)路鎖相電路中，因其成本、vco帶寬、電路體積的制約，同時(shí)其最終的輸出信號(hào)指標(biāo)也并無(wú)優(yōu)勢(shì)，正逐漸被基于集成鎖相控制的寬帶合成源方案取代。

第二種方案：基于集成鎖相芯片的寬帶合成源電路，其中的集成鎖相芯片集成了鎖相環(huán)路中的參考分頻器、鑒相器、電荷泵、寬帶vco以及反饋分頻器等大部分單環(huán)鎖相電路，集成度高，同時(shí)在vco的輸出端增加整數(shù)分頻器和倍頻器，進(jìn)一步拓寬芯片的頻段覆蓋范圍，在使用中只需要添加外圍的供電偏置電路和環(huán)路濾波器即可，占用空間小，集成度高，成本低，功耗低，輸出信號(hào)相噪指標(biāo)可以滿足大部分的通信、射頻領(lǐng)域的需求，常用于手持式低端的信號(hào)發(fā)生和分析儀器中；但是該方案中集成鎖相芯片功能多，需要的控制寄存器位數(shù)多，控制復(fù)雜，通常情況需要上位機(jī)進(jìn)行實(shí)時(shí)運(yùn)算完成寬帶掃頻源的頻點(diǎn)切換，這種方式的頻點(diǎn)切換時(shí)間保持在ms級(jí)別，整體的掃頻速度較慢。

現(xiàn)有技術(shù)主要有以下三方面的不足：

第一、基于分立鎖相電路的寬帶合成源占用體積、功耗較大，成本高。

第二、基于分立鎖相電路的寬帶合成源單環(huán)方案輸出信號(hào)相噪指標(biāo)同集成鎖相芯片相比并無(wú)優(yōu)勢(shì)。

第三、基于集成鎖相方案的寬帶合成源方案，目前需用上位機(jī)進(jìn)行復(fù)雜的寄存器控制，整個(gè)掃頻過(guò)程時(shí)間較長(zhǎng)。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)中存在的上述技術(shù)問題，本發(fā)明提出了一種寬帶掃頻源設(shè)計(jì)電路及設(shè)計(jì)方法，設(shè)計(jì)合理，克服了現(xiàn)有技術(shù)的不足，具有良好的效果。

為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：

一種寬帶掃頻源設(shè)計(jì)電路，包括主控制器、邏輯運(yùn)算單元、地址譯碼數(shù)據(jù)緩存單元、ram存儲(chǔ)單元、邏輯運(yùn)算單元、送數(shù)單元、中斷處理單元、集成鎖相電路、分段濾波電路、功率放大電路以及穩(wěn)幅電路；主控制器、邏輯運(yùn)算單元、ram存儲(chǔ)單元、邏輯運(yùn)算單元、送數(shù)單元、集成鎖相電路、分段濾波電路、功率放大電路以及穩(wěn)幅電路依次通過(guò)線路連接，地址譯碼數(shù)據(jù)緩存單元分別與主控制器、ram存儲(chǔ)單元通過(guò)線路連接，中斷處理單元分別與ram存儲(chǔ)單元、邏輯運(yùn)算單元通過(guò)線路連接；

主控制器，被配置為用于對(duì)整個(gè)掃頻源進(jìn)行邏輯時(shí)序控制；

邏輯運(yùn)算單元，被配置為用于完成輸出頻點(diǎn)對(duì)應(yīng)的分頻比n.f邏輯運(yùn)算；

地址譯碼數(shù)據(jù)緩存單元，被配置為用于完成ram存儲(chǔ)單元的地址存儲(chǔ)；

ram存儲(chǔ)單元，被配置為用于存儲(chǔ)掃頻源輸出頻點(diǎn)對(duì)應(yīng)的分頻比n.f；

邏輯控制單元，被配置為用于完成ram數(shù)據(jù)調(diào)用，以及ram地址的累積計(jì)算；

送數(shù)單元，被配置為用于將邏輯控制單元傳來(lái)的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)進(jìn)行發(fā)送；

中斷處理單元，被配置為用于將主控制器的計(jì)數(shù)脈沖進(jìn)行累加然后按照上位機(jī)命令產(chǎn)生中斷信號(hào)控制邏輯控制單元；

集成鎖相電路，被配置為用于進(jìn)行掃頻源的頻率合成輸出；

分段濾波電路，被配置為用于對(duì)輸出的頻率信號(hào)進(jìn)行分段濾波；

功率放大電路，被配置為用于對(duì)輸出頻率進(jìn)行功率放大；

穩(wěn)幅電路，被配置為用于對(duì)輸出頻率的功率進(jìn)行穩(wěn)幅，保障輸出功率的頻率穩(wěn)定度；

此外，本發(fā)明還提到一種寬帶掃頻源設(shè)計(jì)方法，該方法采用如上所述的一種寬帶掃頻源設(shè)計(jì)電路，包括如下步驟：

步驟1：在每次的掃描階段，主控制器依次向邏輯運(yùn)算單元發(fā)送起始頻率、步進(jìn)頻率和步進(jìn)個(gè)數(shù)參數(shù)，向地址譯碼數(shù)據(jù)緩存單元發(fā)送ram存儲(chǔ)單元的首地址數(shù)據(jù)；

步驟2：邏輯運(yùn)算單元通過(guò)起始頻率、步進(jìn)頻率和步進(jìn)個(gè)數(shù)，按集成鎖相電路自身的控制方式，在保證鑒相頻率固定的前提下，對(duì)每個(gè)頻點(diǎn)相應(yīng)的n.f進(jìn)行自計(jì)算，主控制器向地址譯碼數(shù)據(jù)緩存單元中輸入ram單元的首地址，在邏輯控制單元中通過(guò)累加器完成ram地址的累加計(jì)算，累加完成的ram地址與邏輯運(yùn)算單元中得到的n.f數(shù)據(jù)一一對(duì)應(yīng)進(jìn)行ram數(shù)據(jù)存儲(chǔ)，這樣在主控制器的邏輯控制下，完成整個(gè)掃頻過(guò)程中ram存儲(chǔ)單元內(nèi)部分頻比n.f的數(shù)據(jù)裝載；

步驟3：數(shù)據(jù)裝載完成后，主控制器開始向中斷處理單元和邏輯運(yùn)算單元發(fā)送同步觸發(fā)脈沖，在中斷處理單元中通過(guò)對(duì)脈沖累加計(jì)數(shù)完成ram存儲(chǔ)單元中讀地址的累加，通過(guò)邏輯運(yùn)算單元中累加器和數(shù)據(jù)調(diào)用單元完成ram存儲(chǔ)單元中數(shù)據(jù)的調(diào)用及頻率步進(jìn)個(gè)數(shù)的累加，其中完成一次數(shù)據(jù)調(diào)用，需要配合送數(shù)單元中spi數(shù)據(jù)轉(zhuǎn)換將n.f控制字送入集成鎖相電路中；

步驟4：送數(shù)單元將數(shù)據(jù)送入集成鎖相電路后，依次經(jīng)過(guò)后端的分段濾波電路、功率放大電路和穩(wěn)幅電路，最終完成一次頻點(diǎn)的切換；

步驟5：在同步觸發(fā)脈沖的控制下，重復(fù)步驟3-步驟4，通過(guò)累加時(shí)鐘完成步進(jìn)個(gè)數(shù)累加，當(dāng)達(dá)到步進(jìn)個(gè)數(shù)后，在下一個(gè)同步觸發(fā)脈沖下產(chǎn)生中斷信號(hào)，將ram存儲(chǔ)單元的讀地址自動(dòng)回到ram存儲(chǔ)單元的首地址，開始重復(fù)掃描過(guò)程；

步驟6：主控制器通過(guò)重新對(duì)邏輯運(yùn)算單元進(jìn)行起始頻率、步進(jìn)頻率和步進(jìn)個(gè)數(shù)的設(shè)置，完成掃頻狀態(tài)的切換。

優(yōu)選地，所述n.f主要由整數(shù)分頻比nint和小數(shù)分頻比nfrac兩部分構(gòu)成。

優(yōu)選地，在步驟2中，對(duì)每個(gè)頻點(diǎn)相應(yīng)的n.f按照公式(1)進(jìn)行自計(jì)算；

其中，nint為整數(shù)分頻比；nfrac為小數(shù)分頻比；fvco取值范圍為1500mhz～3000mhz；nint通過(guò)fvco對(duì)50進(jìn)行除法取整即可求出；nfrac通過(guò)公式(2)求出；

在完成fvco對(duì)50mhz＝50×10⁶hz取余計(jì)算后，通過(guò)左移17位完成2¹⁷乘法運(yùn)算，通過(guò)進(jìn)行8次除5運(yùn)算完成nfrac計(jì)算，其中，在除法運(yùn)算中，在不影響nfrac有效位的情況下，需要對(duì)nfrac取值進(jìn)行實(shí)時(shí)位數(shù)優(yōu)化。

優(yōu)選地，對(duì)nfrac取值進(jìn)行實(shí)時(shí)位數(shù)優(yōu)化的具體優(yōu)化步驟如下：

步驟1：nfrac第1次除5，nfrac右移2位，舍2位；

步驟2：nfrac第2次除5，nfrac右移2位，舍2位；

步驟3：nfrac第3次除5，nfrac右移2位，舍2位；

步驟4：nfrac第4次除5，nfrac右移3位，舍3位；

步驟5：nfrac第5次除5，nfrac右移2位，舍2位；

步驟6：nfrac第6次除5，nfrac右移2位，舍2位；

步驟7：nfrac第7次除5，nfrac右移3位，舍3位；

步驟8：nfrac第8次除5，nfrac右移2位，舍2位。

本發(fā)明所帶來(lái)的有益技術(shù)效果：

(1)本發(fā)明在上位機(jī)控制下，在掃頻源掃描過(guò)程中fpga內(nèi)部自動(dòng)實(shí)現(xiàn)整個(gè)過(guò)程高速、穩(wěn)定的邏輯控制，在掃頻過(guò)程中不需要與上位機(jī)交互，大大減少了掃頻時(shí)間，優(yōu)化了頻率掃頻速度。

(2)本發(fā)明在保證輸出信號(hào)高性能的情況下提出一種fpga內(nèi)部運(yùn)算過(guò)程的算法優(yōu)化，最大程度節(jié)約了fpga硬件資源，降低了硬件成本。

附圖說(shuō)明

圖1為本發(fā)明方法的原理框圖。

其中，1-邏輯運(yùn)算單元；2-地址譯碼數(shù)據(jù)緩存單元；3-ram存儲(chǔ)單元；4-邏輯運(yùn)算單元；5-送數(shù)單元；6-中斷處理單元；7-集成鎖相電路；8-分段濾波電路；9-功率放大電路；10-穩(wěn)幅電路。

具體實(shí)施方式

下面結(jié)合附圖以及具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明：

本發(fā)明在于彌補(bǔ)現(xiàn)有技術(shù)的不足，設(shè)計(jì)了一種基于可編程邏輯控制器的小型化寬帶高速掃頻源電路，其方案原理框圖如圖1所示，本方案主要由邏輯運(yùn)算單元1、地址譯碼數(shù)據(jù)緩存單元2、ram存儲(chǔ)單元3、邏輯運(yùn)算單元4、送數(shù)單元5、中斷處理單元6、集成鎖相電路7、分段濾波電路8、功率放大電路9以及穩(wěn)幅電路10組成。通過(guò)外加參考信號(hào)和主控制器完成整個(gè)的寬帶掃頻源控制。具體控制過(guò)程如下：

(1)在每次的掃描階段，主控制器依次向邏輯運(yùn)算單元1發(fā)送起始頻率、步進(jìn)頻率和步進(jìn)個(gè)數(shù)參數(shù)，向地址譯碼數(shù)據(jù)緩存單元2發(fā)送ram的首地址數(shù)據(jù)；

(2)邏輯運(yùn)算單元1中通過(guò)起始頻率、步進(jìn)頻率和步進(jìn)個(gè)數(shù)，按集成鎖相電路7自身的控制方式，在保證鑒相頻率固定的前提下，對(duì)每個(gè)頻點(diǎn)相應(yīng)的n.f進(jìn)行自計(jì)算，在主控制器的ram存儲(chǔ)單元3首地址控制下，通過(guò)中斷處理單元6中對(duì)ram存儲(chǔ)單元3地址的累加計(jì)算依次完成邏輯運(yùn)算單元1中得到的n.f進(jìn)行存儲(chǔ)，完成掃頻過(guò)程中ram存儲(chǔ)單元3內(nèi)地址和數(shù)據(jù)的裝載；

(3)數(shù)據(jù)裝載完成后，主控制器開始向中斷處理單元6和邏輯運(yùn)算單元4發(fā)送同步觸發(fā)脈沖，在中斷處理單元6中通過(guò)對(duì)脈沖累加計(jì)數(shù)完成ram存儲(chǔ)單元3中讀地址的累加，通過(guò)邏輯運(yùn)算單元4中累加/減器和數(shù)據(jù)調(diào)用單元完成ram存儲(chǔ)單元3中數(shù)據(jù)的調(diào)用及頻率步進(jìn)個(gè)數(shù)的累加，其中完成一次數(shù)據(jù)調(diào)用，需要配合送數(shù)單元5中spi數(shù)據(jù)轉(zhuǎn)換將n.f控制字送入集成鎖相電路7中；

(4)送數(shù)單元5將數(shù)據(jù)送入集成鎖相電路7后，依次經(jīng)過(guò)后端的分段濾波電路8、功率放大電路9和穩(wěn)幅電路10，最終完成一次頻點(diǎn)的切換。

(5)在同步觸發(fā)脈沖的控制下，重復(fù)(3)-(4)步驟，通過(guò)累加時(shí)鐘完成步進(jìn)個(gè)數(shù)累加，當(dāng)達(dá)到步進(jìn)個(gè)數(shù)后，在下一個(gè)同步觸發(fā)脈沖下產(chǎn)生中斷信號(hào)，將ram存儲(chǔ)單元3的讀地址自動(dòng)回到ram存儲(chǔ)單元3的首地址，開始重復(fù)掃描過(guò)程。

(6)主控制器通過(guò)重新對(duì)邏輯運(yùn)算單元1進(jìn)行起始頻率、步進(jìn)頻率和步進(jìn)個(gè)數(shù)的設(shè)置，完成掃頻狀態(tài)的切換。

邏輯運(yùn)算單元主要完成對(duì)n.f分頻比的自計(jì)算，其中n.f主要由兩部分構(gòu)成，分別為整數(shù)分頻比nint和小數(shù)分頻比nfrac；本發(fā)明專利中的集成鎖相電路控制主要是基于adi/hittite公司的hmc820、hmc840、hmc830、hmc833和hmc834系列芯片，其控制方式通用，本發(fā)明專利選用hmc833芯片基于基波段1500mhz～3000mhz的vco輸出，后端通過(guò)2倍頻和1～62次整數(shù)分頻完成最終25mhz～6000mhz寬頻段的輸出，其中頻率步進(jìn)主要是通過(guò)改變n.f分頻比來(lái)完成。而n.f通過(guò)以下公式完成計(jì)算：

其中nint通過(guò)fvco對(duì)50進(jìn)行除法取整即可，本發(fā)明的關(guān)鍵點(diǎn)為對(duì)小數(shù)分頻nfrac的計(jì)算，因?yàn)閔mc系列芯片內(nèi)部自帶24bit的∑-△調(diào)制分頻器，考慮到掃頻源的最小6hz步進(jìn)精度(基于50mhz鑒相頻率)，邏輯運(yùn)算單元1中需要對(duì)其中的nfrac算法優(yōu)化，而

通過(guò)nfrac的計(jì)算公式可以看出，在可編程邏輯控制器fpga的運(yùn)算單元中，乘除運(yùn)算會(huì)占用大量的邏輯資源，如果不做算法優(yōu)化，會(huì)直接帶來(lái)硬件成本的增加，這里在完成fvco對(duì)50mhz＝50×10⁶hz取余計(jì)算后，通過(guò)左移17位完成2¹⁷乘法運(yùn)算，通過(guò)進(jìn)行8次除5運(yùn)算完成nfrac計(jì)算，在除法運(yùn)算中，在不影響nfrac有效位的情況下，需要對(duì)nfrac取值進(jìn)行實(shí)時(shí)位數(shù)優(yōu)化來(lái)盡量減小運(yùn)算過(guò)程中邏輯資源的占用，具體除法過(guò)程中的位數(shù)優(yōu)化如下表1所示。

表1nfrac內(nèi)部運(yùn)算具體優(yōu)化算法

通過(guò)表1可以看出，通過(guò)每次÷5運(yùn)算，同時(shí)所得nfrac進(jìn)行不同的右移舍位，在保證nfrac有效位的情況下，盡可能完成位數(shù)優(yōu)化的情況下，最多可以對(duì)nfrac過(guò)程運(yùn)算優(yōu)化18位，大大減小fpga內(nèi)部的邏輯資源占用量，降低fpga選型時(shí)的硬件成本。

當(dāng)然，上述說(shuō)明并非是對(duì)本發(fā)明的限制，本發(fā)明也并不僅限于上述舉例，本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明的實(shí)質(zhì)范圍內(nèi)所做出的變化、改型、添加或替換，也應(yīng)屬于本發(fā)明的保護(hù)范圍。