本實用新型涉及一種應(yīng)用于電荷泵系統(tǒng)的時鐘產(chǎn)生電路。

背景技術(shù)：

電荷泵用于獲得高于電源電壓的內(nèi)部電壓，廣泛應(yīng)用于存儲器、顯示驅(qū)動等芯片中。電荷泵系統(tǒng)主要由時鐘產(chǎn)生電路、電荷泵和電壓調(diào)整器構(gòu)成。為了有效抑制輸出電壓的紋波，通常采用兩個電荷泵進行分時乒乓操作，如附圖1所示。

電荷泵1和電荷泵2的電平輸入端VIN都連接到電源電壓vext，電荷泵1的時鐘脈沖輸入端CK接收一振蕩信號Clk，電荷泵2的時鐘脈沖輸入端CK接收另一振蕩信號Clkn。振蕩信號Clk和Clkn占空比都為50％，并且相位完全相反。電荷泵1和電荷泵2的輸出端都連接到輸出信號Vout。電荷泵1的輸出電流iout1和電荷泵2的輸出電流iout2之和即為總輸出電流iout_total。輸出信號Vout可輸出至電容器C與負載。

當(dāng)振蕩信號Clk和Clkn維持在固定的電平時，輸出信號Vout逐漸下降；反之，當(dāng)振蕩信號Clk和Clkn在高低電平變化時，根據(jù)振蕩信號Clk和Clkn的上升沿(rising edge)，可使輸出信號Vout逐漸上升。

電壓調(diào)整器一般包括由電阻R1與電阻R2所組成的分壓電路(voltage dividing circuit)和比較器(comparator)構(gòu)成。分壓電路接收輸出信號Vout，并產(chǎn)生反饋信號Vfb；比較器的負輸入端接收反饋信號Vfb，正輸入端接收參考電壓Vref，輸出端產(chǎn)生控制信號En_osc，如附圖2所示。

時鐘產(chǎn)生電路的使能端連接到控制信號En_osc，生成電荷泵工作所需要的時鐘信號Clk和Clkn。

傳統(tǒng)時鐘產(chǎn)生電路在停止工作時，輸出時鐘信號Clk和Clkn會被上拉到電源(高電平)或下拉到地(低電平)。這樣可能會使時鐘信號的占空比發(fā)生局部畸變，從而在輸出電壓Vout上出現(xiàn)毛刺，使輸出紋波增大。下面以時鐘產(chǎn)生電路停止工作時，輸出時鐘信號Clk被下拉到地(低電平)，Clkn被上拉到電源(高電平)為例加以說明：

如圖3A所示，當(dāng)使能信號En_osc由高變低之前，如果時鐘產(chǎn)生電路的輸出信號Clk處于低電平，而Clkn處于高電平，則在使能信號En_osc由高變低之后，時鐘信號Clk繼續(xù)保持為低電平，而Clkn繼續(xù)保持為高電平，這時Clk和Clkn信號都沒有出現(xiàn)占空比局部畸變。在使能信號En_osc為高電平及由高電平向低電平變化期間，電荷泵1和電荷泵2總是每隔一個時鐘周期就輸出一次電流脈沖。總輸出電流iout_total上總是每隔半個時鐘周期就出現(xiàn)一次電流脈沖。

如圖3B所示，當(dāng)使能信號En_osc由高變低之前，如果時鐘產(chǎn)生電路的輸出信號Clk處于高電平，而Clkn處于低電平，則在使能信號En_osc由高變低之后，時鐘信號Clk被下拉到低電平，而Clkn被上拉到高電平，這時，Clk和Clkn信號由于距上次翻轉(zhuǎn)尚未達到半個周期就又發(fā)生了翻轉(zhuǎn)，因此占空比出現(xiàn)了局部畸變。在使能信號En_osc為高電平及由高電平向低電平變化期間，電荷泵2并不總是每隔一個時鐘周期就輸出一次電流脈沖，會出現(xiàn)在距上次輸出電流脈沖不到一個時鐘周期就又輸出一次電流脈沖的情況，此電流脈沖與電荷泵1的輸出電流iout1相疊加后，在總輸出電流iout_total上就出現(xiàn)了一個毛刺，將會導(dǎo)致輸出信號Vout上出現(xiàn)電壓毛刺，從而使其紋波增大。

以上是以時鐘產(chǎn)生電路停止工作時，輸出時鐘信號Clk被下拉到地(低電平)，Clkn被上拉到電源(高電平)為例。對于時鐘產(chǎn)生電路停止工作時，輸出時鐘信號Clk被上拉到電源(高電平)，Clkn被下拉到地(低電平)的情況，類似于此。

技術(shù)實現(xiàn)要素：

本實用新型的目的在于解決現(xiàn)有電路會導(dǎo)致輸出電壓紋波增大的問題，提供一種可避免因時鐘占空比出現(xiàn)局部畸變而致使輸出電壓紋波增大的應(yīng)用于電荷泵系統(tǒng)的時鐘產(chǎn)生電路。

為了實現(xiàn)上述目的，本實用新型采用以下技術(shù)方案予以實現(xiàn)：

一種應(yīng)用于電荷泵的時鐘產(chǎn)生電路，所述時鐘產(chǎn)生電路包括：

偏置電路，用于產(chǎn)生環(huán)形振蕩器的偏置電壓；

環(huán)形振蕩器，由奇數(shù)個振蕩單元首尾相連而構(gòu)成，產(chǎn)生時鐘信號clk0；

占空比調(diào)整電路，對環(huán)形振蕩器生成的時鐘信號clk0進行處理，將其占空比調(diào)整為50％；

緩沖級，生成互補時鐘信號clk和clkn并增強其驅(qū)動能力；

鎖存處理電路，當(dāng)時鐘產(chǎn)生電路的使能信號En_osc為高電平時，將占空比調(diào)整后的時鐘信號clk1反相后輸出時鐘信號clk2；當(dāng)時鐘產(chǎn)生電路的使能信號En_osc由高電平變成低電平時，將發(fā)生改變前一時刻的狀態(tài)鎖存后輸出時鐘信號clk2。

本實用新型進一步的改進在于：

所述環(huán)形振蕩器采用電流饑餓型環(huán)型振蕩器。

所述占空比調(diào)整電路采用D觸發(fā)器將時鐘信號clk0的占空比調(diào)整為50％。

所述鎖存處理電路包括傳輸門TG1、傳輸門TG2、反相器INV1、反相器INV2、反相器INV3和反相器INV4；占空比調(diào)整電路的輸出端接傳輸門TG1的輸入端，傳輸門TG1的輸出端分別接反相器INV3的輸入端和傳輸門TG2的輸出端；反相器INV3的輸出端分為兩路，一路為鎖存處理電路的輸出端，輸出時鐘信號clk2，另一路接反相器INV4的輸入端，反相器INV4的輸出端接傳輸門TG2的輸入端；使能信號En_osc經(jīng)反相器INV1后分為三路，第一路接傳輸門TG1的反相控制端，第二路接反相器INV2的輸入端，第三路接傳輸門TG2的控制端；反相器INV2的輸出端分為兩路，一路接傳輸門TG1的控制端，另一路接傳輸門TG2的反相控制端。

當(dāng)所述傳輸門TG2導(dǎo)通時，所述反相器INV3、反相器INV4和傳輸門TG2構(gòu)成一個鎖存器，將使能信號En_osc由高電平向低電平變化前一時刻的狀態(tài)保存在該鎖存器中并輸出至緩沖級。

所述緩沖級包括反相器INV5、反相器INV6以及反相器INV7，時鐘信號clk2分別接反相器INV5和反相器INV6的輸入端，反相器INV5的輸出端輸出時鐘信號clk，反相器INV6的輸出端接反相器INV7的輸入端，反相器INV7的輸出端輸出時鐘信號clkn。

與現(xiàn)有技術(shù)相比，本實用新型具有以下有益效果：

本實用新型采用兩個傳輸門和若干反相器組成的鎖存處理電路，當(dāng)使能信號為高時，能夠生成占空比均為50％且相位互補的兩路時鐘信號；當(dāng)使能信號由高變低時，能夠?qū)r鐘產(chǎn)生電路停止工作前一時刻的狀態(tài)進行鎖存，從而避免了將輸出時鐘信號上拉到電源或下拉到地而導(dǎo)致時鐘占空比局部畸變，輸出電流出現(xiàn)毛刺，輸出電壓紋波增大的問題。

【附圖說明】

圖1是現(xiàn)有電荷泵系統(tǒng)的電路原理圖；

圖2是現(xiàn)有電荷泵中電壓調(diào)整器的電路原理圖；

圖3A是現(xiàn)有時鐘產(chǎn)生電路在滿足使能信號En_osc由高變低時、時鐘信號Clk為低電平的條件下的工作波形圖；

圖3B是現(xiàn)有時鐘產(chǎn)生電路在滿足使能信號En_osc由高變低時、時鐘信號Clk為高電平的條件下的工作波形圖；

圖4是本實用新型的電路原理圖；

圖5A是本實用新型時鐘產(chǎn)生電路在滿足使能信號En_osc由高變低時、時鐘信號clk1為低電平的條件下的工作波形圖；

圖5B是本實用新型時鐘產(chǎn)生電路在滿足使能信號En_osc由高變低時、時鐘信號clk1為高電平的條件下的工作波形圖。

【具體實施方式】

下面結(jié)合附圖對本實用新型做進一步詳細描述：

參見圖4，本實用新型包括偏置電路、環(huán)形振蕩器、占空比調(diào)整電路、鎖存處理電路以及緩沖級；偏置電路的輸出端接環(huán)形振蕩器的偏置電壓輸入端，環(huán)形振蕩器的輸出端接占空比調(diào)整電路的輸入端，占空比調(diào)整電路的輸出端接鎖存處理電路的輸入端，鎖存處理電路的輸出端接緩沖級的輸入端，緩沖級的兩個輸出端分別輸出時鐘信號clk和時鐘信號clkn。偏置電路用于產(chǎn)生環(huán)形振蕩器的偏置電壓。環(huán)形振蕩器由奇數(shù)個振蕩單元首尾相連而構(gòu)成，產(chǎn)生時鐘信號clk0，可采用電流饑餓型環(huán)型振蕩器。占空比調(diào)整電路，能夠?qū)Νh(huán)形振蕩器生成的時鐘信號clk0進行處理，將其占空比調(diào)整為50％，可采用D觸發(fā)器來實現(xiàn)。緩沖級用于生成互補時鐘信號clk和clkn并增強其驅(qū)動能力。

鎖存處理電路包括傳輸門TG1、傳輸門TG2、反相器INV1、反相器INV2、反相器INV3和反相器INV4。占空比調(diào)整電路的輸出端接傳輸門TG1的輸入端，傳輸門TG1的輸出端分別接反相器INV3的輸入端和傳輸門TG2的輸出端；反相器INV3的輸出端分為兩路，一路為鎖存處理電路的輸出端，輸出時鐘信號clk2，另一路接反相器INV4的輸入端，反相器INV4的輸出端接傳輸門TG2的輸入端；使能信號En_osc經(jīng)反相器INV1后分為三路，第一路接傳輸門TG1的反相控制端，第二路接反相器INV2的輸入端，第三路接傳輸門TG2的控制端；反相器INV2的輸出端分為兩路，一路接傳輸門TG1的控制端，另一路接傳輸門TG2的反相控制端。當(dāng)時鐘產(chǎn)生電路的使能信號En_osc為高電平時，鎖存處理電路將占空比調(diào)整后的時鐘信號clk1反相后輸出，得到時鐘信號clk2。當(dāng)時鐘產(chǎn)生電路的使能信號En_osc由高電平變成低電平時，鎖存處理電路將發(fā)生改變前一時刻的狀態(tài)鎖存后輸出，得到時鐘信號clk2。

緩沖級包括反相器INV5、反相器INV6以及反相器INV7，時鐘信號clk2分別接反相器INV5和反相器INV6的輸入端，反相器INV5的輸出端輸出時鐘信號clk，反相器INV6的輸出端接反相器INV7的輸入端，反相器INV7的輸出端輸出時鐘信號clkn。

本實用新型具體的工作過程如下：

偏置電路提供環(huán)形振蕩器所需要的偏置電壓Osc_bias；環(huán)形振蕩器在偏置電壓Osc_bias的作用下生成時鐘信號clk0；時鐘信號clk0作為占空比調(diào)整電路的輸入，占空比調(diào)整電路將占空比調(diào)整為50％后，輸出時鐘信號clk1；時鐘信號clk1作為鎖存處理電路的輸入信號；當(dāng)時鐘產(chǎn)生電路的使能信號En_osc為高電平時，傳輸門TG1導(dǎo)通，傳輸門TG2關(guān)斷，時鐘信號clk1通過傳輸門TG1和反相器INV3后輸出，輸出信號為clk2；當(dāng)時鐘產(chǎn)生電路的使能信號En_osc為低電平時，傳輸門TG1關(guān)斷，時鐘信號clk1的傳輸通道被切斷。但傳輸門TG2導(dǎo)通，反相器INV3、反相器INV4和傳輸門TG2共同構(gòu)成一個鎖存器，將使能信號En_osc由高電平向低電平變化前一時刻的狀態(tài)保存在該鎖存器中并輸出，輸出信號為clk2。緩沖級將時鐘信號clk2通過反相器INV5反相后輸出，產(chǎn)生時鐘信號clk；將時鐘信號clk2通過反相器INV6和INV7后輸出，產(chǎn)生時鐘信號clkn。

圖5A和圖5B是本實用新型工作過程中的波形圖，當(dāng)使能信號En_osc為高電平時，鎖存器未形成，時鐘信號clk1通過傳輸門TG1和反相器INV3、反相器INV5、反相器INV6、反相器INV7正常傳輸并產(chǎn)生時鐘信號clk和clkn。

當(dāng)使能信號En_osc由高電平向低電平變化時，如果時鐘信號clk1處于低電平，則En_osc變成低電平后，時鐘信號clk1因被下拉而繼續(xù)維持低電平，此時反相器INV3、反相器INV4和傳輸門TG2已構(gòu)成鎖存器，時鐘信號clk2被鎖存器鎖在高電平，時鐘輸出信號clk維持低電平而clkn維持為高電平，如圖5A所示。

當(dāng)使能信號En_osc由高電平向低電平變化時，如果時鐘信號clk1處于高電平，則En_osc變成低電平后，時鐘信號clk1因被下拉而變?yōu)榈碗娖?，此時反相器INV3、反相器INV4和傳輸門TG2已構(gòu)成鎖存器，時鐘信號clk2被鎖存器鎖在低電平，時鐘輸出信號clk維持高電平而clkn維持為低電平，如圖5B所示。

使能信號En_osc由高電平向低電平變化后，輸出時鐘信號clk和clkn的占空比并未發(fā)生局部畸變，因而沒有產(chǎn)生額外的毛刺，沒有使輸出電壓紋波增加。

以上內(nèi)容僅為說明本實用新型的技術(shù)思想，不能以此限定本實用新型的保護范圍，凡是按照本實用新型提出的技術(shù)思想，在技術(shù)方案基礎(chǔ)上所做的任何改動，均落入本實用新型權(quán)利要求書的保護范圍之內(nèi)。