本發(fā)明屬于射頻仿真、電子對(duì)抗領(lǐng)域，具體涉及一種基于3Gsps信號(hào)處理板多DAC同步輸出的系統(tǒng)及方法。

背景技術(shù)：

在多通道中頻信號(hào)處理系統(tǒng)中，各個(gè)通道包含一塊或多塊ADC、FPGA、DAC芯片。由于芯片本身的差異，PCB板走線的長(zhǎng)度的差異，以及各通道時(shí)鐘信號(hào)的相位差異，造成各通道間的延時(shí)不一致。系統(tǒng)上電后，各通道延時(shí)固定，差值固定。但下一次系統(tǒng)上電后，由于時(shí)鐘相位發(fā)生變化，各通道的延時(shí)也相應(yīng)的變化。

隨著微電子技術(shù)的飛速發(fā)展，ADC和DAC采樣時(shí)鐘越來(lái)越高，而數(shù)據(jù)傳輸、接口及FPGA內(nèi)部處理速度有諸多限制，還達(dá)不到直接處理同等速率的數(shù)字信號(hào)的情況，所以3Gsps信號(hào)處理板卡及板載FPGA內(nèi)部往往采用多時(shí)鐘域，數(shù)據(jù)流需不斷進(jìn)行串并和并串轉(zhuǎn)換，即升速和降速處理，這些時(shí)鐘樹一般是采樣時(shí)鐘的各次分頻時(shí)鐘或外參考時(shí)鐘的鎖相倍頻時(shí)鐘。在每一次系統(tǒng)上電/復(fù)位后，由于各通道的分頻時(shí)鐘相對(duì)同一采樣時(shí)鐘的相位會(huì)隨機(jī)發(fā)生變化，各通道的延時(shí)也相應(yīng)地變化。

為解決這一難題，比較常見的方式有兩種：一是硬件設(shè)計(jì)保證，即通過同步總線引入Reset、Sync、Ref_clk等信號(hào)，在系統(tǒng)上電并執(zhí)行Reset后，各通道間的全部時(shí)鐘樹相對(duì)同一采樣時(shí)鐘具有固定的相位關(guān)系，從而保證多通道信號(hào)的AD采集、FPGA內(nèi)部處理、DA回放的每一個(gè)環(huán)節(jié)時(shí)延差固定，進(jìn)而實(shí)現(xiàn)多通道信號(hào)嚴(yán)格同步。二是延時(shí)校準(zhǔn)方法。在每次系統(tǒng)上電復(fù)位后，待各通道時(shí)鐘樹全部鎖定，再對(duì)各個(gè)通道的輸入輸出延時(shí)進(jìn)行自動(dòng)校準(zhǔn)，以消除前述原因帶來(lái)的通道差異，在一定精度范圍內(nèi)使各個(gè)通道的延時(shí)相同。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述問題，本發(fā)明提出一種基于3Gsps信號(hào)處理板卡的多DAC的同步輸出的設(shè)計(jì)方法，從硬件設(shè)計(jì)上保證多路DAC的同步設(shè)計(jì)的實(shí)現(xiàn)，滿足每一次系統(tǒng)上電/復(fù)位各DAC通道的分頻時(shí)鐘相位固定。

實(shí)現(xiàn)上述技術(shù)目的，達(dá)到上述技術(shù)效果，本發(fā)明通過以下技術(shù)方案實(shí)現(xiàn)：

一種基于3Gsps信號(hào)處理板多DAC同步輸出的系統(tǒng)，包括：功分器和多個(gè)3Gsps信號(hào)處理電路；所述各3Gsps信號(hào)處理電路均包括：時(shí)鐘緩沖器、D觸發(fā)器、電平轉(zhuǎn)換模塊和DAC芯片；所述功分器的輸入端用于接收時(shí)鐘信號(hào)，其輸出端分別與各3Gsps信號(hào)處理電路種的時(shí)鐘緩沖器的輸入端相連；所述時(shí)鐘緩沖器的輸出端分別與D觸發(fā)器和DAC芯片 相連；所述各D觸發(fā)器的輸入端還均用于接收同一同步信號(hào)，D觸發(fā)器的輸出端通過電平轉(zhuǎn)換模塊與DAC芯片相連。

作為本發(fā)明的進(jìn)一步改進(jìn)，所述電平轉(zhuǎn)換模塊包括兩個(gè)分別與D觸發(fā)器的兩個(gè)輸出端相連的電平轉(zhuǎn)換電路，各電平轉(zhuǎn)換電路均包括第一電阻和接地電阻，第一電阻的一端與D觸發(fā)器的一個(gè)輸出端相連，其另一端分別與接地電阻和DAC芯片相連。

作為本發(fā)明的進(jìn)一步改進(jìn)，所述各3Gsps信號(hào)處理電路還包括FPGA芯片，各FPGA芯片的輸入端均用于接收同一同步信號(hào)，其輸出端分別與對(duì)應(yīng)的D觸發(fā)器的輸入端相連；各FPGA芯片的輸入端還與對(duì)應(yīng)的DAC芯片的輸出端相連。

作為本發(fā)明的進(jìn)一步改進(jìn)，所述DAC芯片含有輸入采樣時(shí)鐘接口和外部復(fù)位信號(hào)接口，在外部復(fù)位信號(hào)和輸入時(shí)鐘信號(hào)的觸發(fā)下，輸出FPGA所能適應(yīng)的分頻時(shí)鐘信號(hào)。

一種基于3Gsps信號(hào)處理板多DAC同步輸出的方法，包括以下步驟：

步驟一、對(duì)各DAC芯片進(jìn)行上電復(fù)位；

步驟二、向各3Gsps信號(hào)處理電路中的D觸發(fā)器同時(shí)發(fā)送同一同步信號(hào)；功分器將接收到的采樣時(shí)鐘分別發(fā)送給各3Gsps信號(hào)處理電路中的時(shí)鐘緩沖器，時(shí)鐘緩沖器分別生成兩路時(shí)鐘信號(hào)后，將兩路時(shí)鐘信號(hào)分別發(fā)送給D觸發(fā)器和DAC芯片；

步驟三、將經(jīng)過D觸發(fā)器處理過的信號(hào)送入到電平轉(zhuǎn)換模塊實(shí)現(xiàn)電平轉(zhuǎn)換后，送到DAC芯片，完成多DAC同步輸出。

作為本發(fā)明的進(jìn)一步改進(jìn)，所述步驟二中，向各3Gsps信號(hào)處理電路中的FPGA芯片同時(shí)發(fā)送同一同步信號(hào)，然后經(jīng)過FPGA芯片處理過的信號(hào)再送入到D觸發(fā)器中；功分器將接收到的采樣時(shí)鐘分別發(fā)送給各3Gsps信號(hào)處理電路中的時(shí)鐘緩沖器，時(shí)鐘緩沖器分別生成兩路時(shí)鐘信號(hào)后，將兩路時(shí)鐘信號(hào)分別發(fā)送給D觸發(fā)器和DAC芯片。

本發(fā)明的有益效果：

本發(fā)明使用3GHz采樣時(shí)鐘和DA同步復(fù)位功能，從硬件設(shè)計(jì)上保證多路DAC的同步設(shè)計(jì)的實(shí)現(xiàn)，滿足每一次系統(tǒng)上電/復(fù)位各DAC通道的分頻時(shí)鐘相位固定，實(shí)現(xiàn)方式簡(jiǎn)單，精度高。

附圖說明

圖1為本發(fā)明一種實(shí)施例的DAC復(fù)位時(shí)序圖。

圖2為本發(fā)明一種實(shí)施例的DAC同步時(shí)序關(guān)系圖。

圖3為本發(fā)明一種實(shí)施例的多路DAC同步設(shè)計(jì)原理圖。

圖4(a)-(c)為本發(fā)明一種實(shí)施例的Sync與clk對(duì)應(yīng)時(shí)序關(guān)系圖。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

下面結(jié)合附圖對(duì)本發(fā)明的應(yīng)用原理作詳細(xì)的描述。

如圖1所示，一種基于3Gsps信號(hào)處理板多DAC同步輸出的系統(tǒng)，包括：功分器和多個(gè)3Gsps信號(hào)處理電路；所述各3Gsps信號(hào)處理電路均包括：時(shí)鐘緩沖器、D觸發(fā)器、電平轉(zhuǎn)換模塊和DAC芯片；所述功分器的輸入端用于接收時(shí)鐘信號(hào)(clk)，其輸出端分別與各3Gsps信號(hào)處理電路種的時(shí)鐘緩沖器的輸入端相連；所述時(shí)鐘緩沖器的輸出端分別與D觸發(fā)器和DAC芯片相連；所述各D觸發(fā)器的輸入端還均用于接收同一同步信號(hào)(Sync)，D觸發(fā)器的輸出端通過電平轉(zhuǎn)換模塊與DAC芯片相連。

在本發(fā)明的一種實(shí)施例中，所述電平轉(zhuǎn)換模塊包括兩個(gè)分別與D觸發(fā)器的兩個(gè)輸出端相連的電平轉(zhuǎn)換電路，各電平轉(zhuǎn)換電路均包括第一電阻和接地電阻，第一電阻的一端與D觸發(fā)器的一個(gè)輸出端相連，其另一端分別與接地電阻和DAC芯片相連。在本發(fā)明的優(yōu)選實(shí)施例中，按照邏輯電平轉(zhuǎn)換的要求，第一電阻為50歐姆，接地電阻為100歐姆。

在本發(fā)明的一種實(shí)施例中，所述各3Gsps信號(hào)處理電路還包括FPGA芯片，各FPGA芯片的輸入端均用于接收同一同步信號(hào)，其輸出端分別與對(duì)應(yīng)的D觸發(fā)器的輸入端相連。各FPGA芯片的輸入端還與對(duì)應(yīng)的DAC芯片的輸出端相連，讀取DAC芯片輸出的與clk、Sync時(shí)序相關(guān)的反饋分頻時(shí)鐘信號(hào)dac_Syncclk。由于同步信號(hào)一般是TTL電平輸入，經(jīng)過FPGA芯片后可轉(zhuǎn)化成D觸發(fā)器所需的LVPECL電平標(biāo)準(zhǔn)。

在本發(fā)明的一種實(shí)施例中，所述DAC芯片含有輸入輸出時(shí)鐘信號(hào)接口和外部復(fù)位(Sync)信號(hào)接口，在外部復(fù)位(Sync)信號(hào)和輸入時(shí)鐘信號(hào)的觸發(fā)下，輸出FPGA芯片所能適應(yīng)的分頻時(shí)鐘信號(hào)。

在本發(fā)明的優(yōu)選實(shí)施例中，多片DAC芯片同步設(shè)計(jì)必須選用帶multi-chip Synchronize功能的D/A芯片，它一般含有clk、dac_Syncclk、Sync等輸入輸出時(shí)鐘接口及外部復(fù)位(Sync)信號(hào)接口，現(xiàn)在TI、ADI、e2v等國(guó)外主流廠商提供的高采樣率DAC大多帶有這項(xiàng)功能，硬件設(shè)計(jì)時(shí)必須滿足芯片手冊(cè)提出的同步時(shí)序及PCB布線要求。

一種基于3Gsps信號(hào)處理板多DAC同步輸出的方法，包括以下步驟：

步驟一、對(duì)各DAC芯片進(jìn)行上電復(fù)位；

步驟二、向各3Gsps信號(hào)處理電路中的D觸發(fā)器同時(shí)發(fā)送同一同步信號(hào)；功分器將接收到的采樣時(shí)鐘分別發(fā)送給各3Gsps信號(hào)處理電路中的時(shí)鐘緩沖器，時(shí)鐘緩沖器分別生成兩路時(shí)鐘信號(hào)后，將兩路時(shí)鐘信號(hào)分別發(fā)送給D觸發(fā)器和DAC芯片；

在本發(fā)明的一種優(yōu)選實(shí)施例中，步驟三、將經(jīng)過D觸發(fā)器處理過的同步信號(hào)送入到電平轉(zhuǎn)換模塊實(shí)現(xiàn)電平轉(zhuǎn)換后，送到DAC芯片，完成多DAC同步輸出。

在本發(fā)明的一種優(yōu)選實(shí)施例中，所述步驟二中，向各3Gsps信號(hào)處理電路中的FPGA芯片同時(shí)發(fā)送同一同步信號(hào)，然后經(jīng)過FPGA芯片處理過的信號(hào)再送入到D觸發(fā)器中；功分器將接收到的采樣時(shí)鐘分別發(fā)送給各3Gsps信號(hào)處理電路中的時(shí)鐘緩沖器，時(shí)鐘緩沖器分別生成兩路時(shí)鐘信號(hào)后，將兩路時(shí)鐘信號(hào)分別發(fā)送給D觸發(fā)器和DAC芯片。

由于DAC芯片上電復(fù)位后，向多片DAC芯片同時(shí)發(fā)送同一Sync脈沖信號(hào)，DAC芯片經(jīng)過相應(yīng)固定周期的延時(shí)后，會(huì)輸出與clk、Sync時(shí)序相關(guān)的反饋分頻時(shí)鐘信號(hào)dac_Syncclk給FPGA以讀取數(shù)據(jù)，(FPGA芯片內(nèi)部數(shù)據(jù)是通過分頻時(shí)鐘信號(hào)鎖存輸出的，本發(fā)明的主要目的就是Sync信號(hào)有上升沿時(shí)保證每次的分頻時(shí)鐘都同時(shí)更新)，詳見圖3。Sync信號(hào)(上升沿和下降沿)與采樣時(shí)鐘clk之間必須滿足非常嚴(yán)格的時(shí)序條件，詳情見圖1，如果不滿足這些條件，器件就不能及時(shí)響應(yīng)Sync信號(hào)，可能會(huì)增加一個(gè)Sync延時(shí)周期，更糟糕的情況是數(shù)據(jù)準(zhǔn)備時(shí)鐘不能正確響應(yīng)。

圖1中，CLK是采樣時(shí)鐘，CLKN是反相采樣時(shí)鐘，Sync是從FPGA芯片輸出的同步信號(hào)，Syncn是反相同步信號(hào)；dsp是分頻時(shí)鐘，dsp_n是反相分頻時(shí)鐘。

因此，在本發(fā)明的優(yōu)選實(shí)施例中，所述同步信號(hào)與采樣時(shí)鐘之間必須滿足非常嚴(yán)格的時(shí)序條件。即同步信號(hào)對(duì)采樣時(shí)鐘響應(yīng)的建立和保持時(shí)間必須滿足圖4(c)所要求的條件，否則每次觸發(fā)就可能會(huì)導(dǎo)致分頻時(shí)鐘相位不一致，從而導(dǎo)致多通道DAC間的時(shí)序差異

實(shí)施例一

在多通道中頻信號(hào)處理系統(tǒng)中，各個(gè)通道包含一塊或多塊ADC、FPGA、DAC芯片。下面就以每個(gè)通道包含一塊DAC來(lái)介紹。以e2v公司出品的12bit，3Gsps的DAC芯片EV12DS130A為例，在系統(tǒng)上電復(fù)位后向多片DAC同時(shí)發(fā)送同一Sync脈沖信號(hào)，按照上述要求，該Sync脈沖信號(hào)與3GHz采樣時(shí)鐘必須有同步關(guān)系，因此需經(jīng)一片D觸發(fā)器鎖存輸出，該觸發(fā)器的時(shí)鐘必須和DAC的采樣時(shí)鐘為同一個(gè)時(shí)鐘源，因此在本實(shí)施例中，先將輸入的采樣時(shí)鐘clk經(jīng)過時(shí)鐘緩沖器驅(qū)動(dòng)兩路輸出(clk1、clk2)，同時(shí)送給DAC芯片和D觸發(fā)器，Sync信號(hào)經(jīng)過D觸發(fā)器鎖存輸出至DAC芯片，在處理過程中考慮芯片的電平標(biāo)準(zhǔn)要求和PCB布線。同一Sync信號(hào)被觸發(fā)后，DAC芯片經(jīng)過相應(yīng)固定周期的延時(shí)后，會(huì)輸出與clk、Sync時(shí)序相關(guān)的反饋分頻時(shí)鐘信號(hào)dac_Syncclk給FPGA芯片，多路DAC芯片的dac_Syncclk分頻時(shí)鐘信號(hào)的相位就相對(duì)固定。而兩個(gè)通道間的3GHz時(shí)鐘也必須是同一個(gè)時(shí)鐘源產(chǎn)生輸出。詳見圖3所示。

圖3中，Sync信號(hào)是外部輸入的同步信號(hào)，clk是采樣時(shí)鐘，clk_p是0°相位的時(shí)鐘， clk_n是180°相位的時(shí)鐘(即clk_p，clk_n信號(hào)是DAC、D觸發(fā)器的正反時(shí)鐘輸入)，Sync_p和Sync_n信號(hào)是LVPECL電平標(biāo)準(zhǔn)中需求的正反相的同步信號(hào)，Sync_new信號(hào)是經(jīng)過D觸發(fā)器鎖存后輸出的同步信號(hào)，dac_Syncclk信號(hào)是分頻時(shí)鐘，dac_data信號(hào)是DAC所需的數(shù)據(jù)。Clk信號(hào)是采樣時(shí)鐘，clk1，clk2是時(shí)鐘緩沖器的兩路輸出端。

系統(tǒng)構(gòu)建時(shí)，Sync信號(hào)可通過背板走等長(zhǎng)差分對(duì)的方式同時(shí)分發(fā)給多路載板的FPGA芯片，再間接傳送到每一片DAC芯片。

在PCB布線時(shí)，還必須要考慮clk1、clk2和Sync觸發(fā)后的信號(hào)之間的相位關(guān)系，要滿足圖2所示的時(shí)序才能有效的同步多路DAC，還需考慮時(shí)鐘緩沖器、DFF觸發(fā)器及DAC的電平標(biāo)準(zhǔn)來(lái)設(shè)計(jì)，具體見圖3所示。由于DFF觸發(fā)器輸出電平標(biāo)準(zhǔn)為L(zhǎng)VPECL，而DAC的Sync_p、Sync_n端電平標(biāo)準(zhǔn)為L(zhǎng)VDS，因此在此處使用電平轉(zhuǎn)換模塊(電阻分壓方式)來(lái)實(shí)現(xiàn)電平轉(zhuǎn)換。

圖2中：CLK代表采樣時(shí)鐘，Correct SYNC pulse代表鎖存后正確的Sync信號(hào)，即能滿足適應(yīng)CLK所需的建立和保持時(shí)間；NOT correct SYNC pulse代表鎖存后不正確的Sync信號(hào)，即不能滿足適應(yīng)CLK所需的建立或保持時(shí)間。

Sync信號(hào)經(jīng)過反向采樣時(shí)鐘信號(hào)clkn觸發(fā)鎖存后輸出Sync_new信號(hào)，該Sync_new信號(hào)對(duì)clk響應(yīng)的建立和保持時(shí)間就能滿足以上所要求的條件，由此實(shí)現(xiàn)多通道DAC間的同步。具體時(shí)序圖如圖4(a)-(c)所示。

以上顯示和描述了本發(fā)明的基本原理和主要特征和本發(fā)明的優(yōu)點(diǎn)。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實(shí)施例的限制，上述實(shí)施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會(huì)有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本發(fā)明范圍內(nèi)。本發(fā)明要求保護(hù)范圍由所附的權(quán)利要求書及其等效物界定。