一種利用fpga構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置制造方法
【專利摘要】本實(shí)用新型公開了一種利用FPGA構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置。使用本實(shí)用新型能夠?qū)教炱魃系亩嗦窚囟?、電壓、電流等變化緩慢的遙測(cè)量進(jìn)行采集，并且可以很方便地降低成本、減輕電路重量，尤其是對(duì)多路監(jiān)測(cè)量進(jìn)行遙測(cè)可以小型化、輕量化，也減輕電路的復(fù)雜程度，低功耗、重量輕。
【專利說明】—種利用FPGA構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及數(shù)據(jù)采集【技術(shù)領(lǐng)域】，具體涉及一種利用FPGA構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置。

【背景技術(shù)】
[0002]在數(shù)據(jù)采集技術(shù)中，對(duì)信號(hào)采樣一般有實(shí)時(shí)采樣和等效采樣兩種大的采樣方式，其采樣準(zhǔn)則都必須滿足香農(nóng)的采樣定理。作為實(shí)時(shí)采樣而言，隨信號(hào)頻率增大，其采樣率自然要求高，尤其是在工程應(yīng)用中，過采樣更多。而等效采樣則是利用了信號(hào)的(準(zhǔn))周期性特點(diǎn)，采用低速采樣率方法來采集高頻信號(hào)，其效率相對(duì)較低。這些采樣方法都需要通過硬件電路模數(shù)轉(zhuǎn)換器(縮寫為ADC)將模擬信號(hào)轉(zhuǎn)換為離散的數(shù)字信號(hào)，其中ADC是必不可少的一個(gè)電路器件。
[0003]然而在實(shí)際應(yīng)用中，尤其是航天應(yīng)用的數(shù)據(jù)采集領(lǐng)域，面臨多種因素的限制，如系統(tǒng)的設(shè)備重量、功耗、性能指標(biāo)、采購渠道等因素而影響實(shí)際設(shè)計(jì)方案的可行性。
[0004]目前對(duì)于航天應(yīng)用的數(shù)據(jù)采集系統(tǒng)而言，有一項(xiàng)必備的功能則是對(duì)系統(tǒng)狀態(tài)的遙測(cè)，主要包括溫度、電壓、電流等信號(hào)的遙測(cè)，并且這些遙測(cè)信號(hào)均有相似的特征:為緩慢變化信號(hào)或可認(rèn)為是近似直流信號(hào)。對(duì)于這些信號(hào)的采集，以往絕大多數(shù)的做法則是利用多通道低速ADC或多路器+低速ADC的方案來完成遙測(cè)信號(hào)的采集任務(wù)，那么這里的低速ADC必不可少。然而低速ADC應(yīng)用于航天領(lǐng)域的型號(hào)相對(duì)不難獲取，但同樣面臨重量和功耗的問題。
[0005]逐次逼近(縮寫為SAR)型ADC是一種較為理想的中速模數(shù)轉(zhuǎn)換器，其結(jié)構(gòu)簡(jiǎn)單，易于集成實(shí)現(xiàn)。目前該類型轉(zhuǎn)換器實(shí)現(xiàn)方法主要是兩大類:
[0006]第一類采用現(xiàn)有的工藝條件，先進(jìn)的半導(dǎo)體工藝來改進(jìn)傳統(tǒng)型的SAR的ADC，著手改進(jìn)的方向主要集中在精度、速度、功耗三大方面。如專利申請(qǐng)?zhí)枮镃N102158231A，主要是從芯片設(shè)計(jì)角度考慮改善精度；專利申請(qǐng)?zhí)枮镃N103166644 A，從集成電路設(shè)計(jì)角度考慮通過改善芯片面積來降低功耗；專利申請(qǐng)?zhí)枮镃N103152050 A及CN102832941 A，均從集成電路設(shè)計(jì)角度考慮來提升速度。前者是直接從結(jié)構(gòu)實(shí)現(xiàn)上來提升，而后者主要是利用可預(yù)檢測(cè)法來降低復(fù)位時(shí)間，從而提升速度。這類改進(jìn)均為實(shí)現(xiàn)單片集成SAR型ADC而努力，探索三方面性能指標(biāo)的提升。
[0007]第二類則是利用現(xiàn)有的器件來實(shí)現(xiàn)無集成ADC形式的模數(shù)轉(zhuǎn)換功能電路，其思路同樣借助于逐次逼近型ADC方式，此方式相對(duì)靈活。比較適用于對(duì)重量、功耗有限制要求的場(chǎng)合。如專利申請(qǐng)?zhí)枮镃N 102457280A,是利用MCU的10 口，結(jié)合PWM技術(shù)實(shí)現(xiàn)A/D轉(zhuǎn)換，解決現(xiàn)場(chǎng)監(jiān)控模擬信號(hào)的不采用集成ADC或V/F變換的數(shù)字化過程。很顯然MCU的10驅(qū)動(dòng)能力有限，且形成PWM波的頻率和精度不高，不易調(diào)整，而且多路擴(kuò)展能力十分有限。
[0008]本實(shí)用新型是為克服上述第二類缺陷，更好地解決了數(shù)據(jù)采集系統(tǒng)中對(duì)重量和功耗限制的應(yīng)用難題。從而提出了利用FPGA構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置。
[0009]本實(shí)用新型的目的是利用通用器件來解決模擬信號(hào)的無ADC的數(shù)字化過程，從而滿足重量、功耗的限制，降低設(shè)計(jì)成本，尤其是較為苛刻的應(yīng)用環(huán)境下，不易獲得相應(yīng)集成器件時(shí)更為有利。
實(shí)用新型內(nèi)容
[0010]有鑒于此，本實(shí)用新型提供了一種利用FPGA構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置，能夠?qū)教炱魃系亩嗦窚囟?、電壓、電流等變化緩慢的遙測(cè)量進(jìn)行采集，且重量輕、功耗小，拓展能力好。
[0011]本實(shí)用新型的利用FPGA構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置，包括單片F(xiàn)PGA和濾波器，其中，單片F(xiàn)PGA中包含高速差分比較器電路、定時(shí)器電路、單比特?cái)?shù)字采樣電路、邏輯判斷電路、參考比較電壓設(shè)置電路、Delta-Sigma型DAC電路；其中，邏輯判斷電路包括求和器和比較判斷器；所述參考比較電壓設(shè)置電路為移位寄存器；
[0012]其中，高速差分比較器電路的同向端接待遙測(cè)信號(hào)，其反向端接濾波器輸出的參考比較電壓，其輸出端與單比特?cái)?shù)字采樣電路的輸入端連接；單比特?cái)?shù)字采樣電路的輸入端還與定時(shí)器電路連接，其輸出端與邏輯判斷電路的求和器的輸入端連接；求和器的輸出端與比較判斷器的輸入端連接，比較判斷器的輸出端與參考比較電壓設(shè)置電路的輸入端連接；參考比較電壓設(shè)置電路的輸出端與Delta-Sigma型DAC電路的輸入端、FPGA的輸出端連接；Delta-Sigma型DAC電路的輸出端與濾波器的輸入端連接。
[0013]有益效果:
[0014]本實(shí)用新型可以很方便地降低成本、減輕電路重量，尤其是對(duì)多路監(jiān)測(cè)量進(jìn)行遙測(cè)可以小型化、輕量化，也減輕電路的復(fù)雜程度，并且低功耗、重量輕。

【專利附圖】

【附圖說明】
[0015]圖1為本實(shí)用新型的電路框圖。
[0016]圖2為本實(shí)用新型裝置中FPGA內(nèi)部構(gòu)建Delta-Sigma型DAC的結(jié)構(gòu)框圖。
[0017]其中，101-高速差分比較器電路，102-定時(shí)器電路，103-單比特?cái)?shù)字采樣電路，104-邏輯判斷電路，105-參考比較電壓設(shè)置電路，106-Delta-Sigma型DAC電路，107-濾波器。

【具體實(shí)施方式】
[0018]下面結(jié)合附圖并舉實(shí)施例，對(duì)本實(shí)用新型進(jìn)行詳細(xì)描述。
[0019]本實(shí)用新型提供了一種利用FPGA構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置，如圖1所示，由單片F(xiàn)PGA、濾波器107組成，其中，單片F(xiàn)PGA中包含高速差分比較器電路101、定時(shí)器電路102、單比特?cái)?shù)字采樣電路103、邏輯判斷電路104、參考比較電壓設(shè)置電路105、Delta-Sigma 型 DAC 電路 106。
[0020]待遙測(cè)的溫度、電壓、電流等信號(hào)連接到單片F(xiàn)PGA的高速差分比較器電路101的同向端，濾波器107為RC濾波電路，其濾波輸出的參考比較電壓連接到高速差分比較器電路101的反向端。待遙測(cè)信號(hào)與參考比較電壓在高速差分比較器電路101上進(jìn)行比較，形成單比特的數(shù)據(jù)流輸出至單比特?cái)?shù)字采樣電路103。
[0021]單比特?cái)?shù)字采樣電路103的輸入端與高速差分比較器電路101的輸出端、定時(shí)器電路102的輸出端連接，單比特?cái)?shù)字采樣電路103在定時(shí)器電路102定時(shí)溢出時(shí)采樣一次高速差分比較器電路101的輸出值，并將輸出值傳輸至邏輯判斷電路104。
[0022]其中，邏輯判斷電路104包括求和器和比較判斷器，其中求和器的輸入端與單比特?cái)?shù)字采樣電路103的輸出端連接，對(duì)單比特采樣電路103的輸出值做多次采集并將采集結(jié)果累積起來，將累計(jì)和輸出至比較判斷器，比較判斷器將累計(jì)和與自身存儲(chǔ)的設(shè)定閾值進(jìn)行比較判斷，確定本次量化結(jié)果是0還是1:當(dāng)累積和超過設(shè)定閾值，如200，則確定本次單比特轉(zhuǎn)換結(jié)果為1，否則為0，并將量化結(jié)果輸出至參考比較電壓設(shè)置電路105。
[0023]參考比較電壓值設(shè)置電路105的輸入端與邏輯判斷電路104的比較判斷器的輸出端連接，通過本次量化結(jié)果，逐次逼近下一個(gè)比較電壓值大小，將比較電壓值輸出至Delta-Sigma型DAC，同時(shí)，比較電壓值也作為FPGA的量化結(jié)果輸出。參考比較電壓值設(shè)置電路105的設(shè)置規(guī)則為:假設(shè)N位寬度寄存器用于保存轉(zhuǎn)換結(jié)果，初始設(shè)定N位寬度寄存器值為參考電壓值滿量程的一半，即N位寬度寄存器的最高位為1，其他位為0，若最高位量化值為0，則認(rèn)為信號(hào)輸入幅度小于參考比較電壓，用于保存N位寬度結(jié)果的寄存器對(duì)應(yīng)最高位應(yīng)設(shè)置為0，而不能取1 ;若最高位量化值為1，則認(rèn)為信號(hào)輸入幅度大于參考比較電壓，用于保存N結(jié)果的寄存器對(duì)應(yīng)最高位預(yù)設(shè)為1的結(jié)果可以保留。然后換到次高位做量化，先設(shè)N位寄存器的次高位為1，重復(fù)一輪采集及比較。以此反復(fù)，將全部位均量化完成。
[0024]Delta-Sigma型DAC電路106的輸入端與參考比較電壓設(shè)置電路105的輸出端連接，將參考比較電壓設(shè)置電路105的輸出值轉(zhuǎn)換為模擬量輸出至濾波器107，濾波器107濾波后形成所需參考比較電壓輸出至高速差分比較器電路101的反向端。Delta-sigma型DAC電路106實(shí)現(xiàn)參考比較電壓模擬值輸出，其結(jié)構(gòu)框圖如圖2所示。對(duì)輸入的N位無符號(hào)的DAC數(shù)據(jù)與N+2位Λ輸出的有符號(hào)數(shù)據(jù)進(jìn)行Λ累積，形成Ν+2位有符號(hào)累積和。該和再與Ν+2位Σ寄存器輸出的有符號(hào)數(shù)據(jù)做Σ累積，輸出Ν+2位有符號(hào)累積和。隨后，Σ累積和被寄存器進(jìn)行一級(jí)寄存后輸出。最終DAC取該級(jí)寄存器數(shù)據(jù)最高位輸出，并經(jīng)過濾波器電路107獲得所需模擬電壓，將其回饋到FPGA高速差分比較器電路101的反向端，從而形成參考比較電壓。通過設(shè)置Ν次參考比較電壓就可獲得待測(cè)信號(hào)的Ν位量化結(jié)果。
[0025]在xilinx公司宇航級(jí)FPGA XQR2V3000上實(shí)現(xiàn)了 6路8位無ADC數(shù)字化遙測(cè)方案，針對(duì)電壓、溫度和電流可進(jìn)行數(shù)字化。
[0026]該方案可較為容易地移植到其他FPGA內(nèi)實(shí)現(xiàn)，其內(nèi)部的Delta-Sigma型DAC可直接采用PWM方式來實(shí)現(xiàn)。
[0027]本實(shí)用新型拓展方便，可以利用FPGA多個(gè)高速差分比較端口，外圍加入多組RC模擬濾波器，通過分時(shí)檢測(cè)即可完成多路擴(kuò)展要求；或者在FPGA內(nèi)部實(shí)現(xiàn)多路器結(jié)構(gòu)，復(fù)用FPGA內(nèi)部其他邏輯電路來構(gòu)成多路擴(kuò)展。
[0028]綜上所述，以上僅為本實(shí)用新型的較佳實(shí)施例而已，并非用于限定本實(shí)用新型的保護(hù)范圍。凡在本實(shí)用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種利用FPGA構(gòu)成逐次逼近型模數(shù)轉(zhuǎn)換器的裝置，其特征在于，包括單片F(xiàn)PGA和濾波器(107)，其中，單片F(xiàn)PGA中包含高速差分比較器電路(101)、定時(shí)器電路(102)、單比特?cái)?shù)字采樣電路(103)、邏輯判斷電路(104)、參考比較電壓設(shè)置電路(105)、Delta-Sigma型DAC電路(106);其中，邏輯判斷電路(104)包括求和器和比較判斷器；所述參考比較電壓設(shè)置電路為移位寄存器； 其中，高速差分比較器電路(101)的同向端接待遙測(cè)信號(hào)，其反向端接濾波器(107)輸出的參考比較電壓，其輸出端與單比特?cái)?shù)字采樣電路(103)的輸入端連接；單比特?cái)?shù)字采樣電路(103)的輸入端還與定時(shí)器電路(102)連接，其輸出端與邏輯判斷電路(104)的求和器的輸入端連接；求和器的輸出端與比較判斷器的輸入端連接，比較判斷器的輸出端與參考比較電壓設(shè)置電路(105)的輸入端連接；參考比較電壓設(shè)置電路(105)的輸出端與Delta-Sigma型DAC電路(106)的輸入端、FPGA的輸出端連接；Delta_Sigma型DAC電路(106)的輸出端與濾波器的輸入端連接。
【文檔編號(hào)】H03M1/38GK204216884SQ201420570064
【公開日】2015年3月18日 申請(qǐng)日期:2014年9月29日 優(yōu)先權(quán)日:2014年9月29日
【發(fā)明者】沈紹祥, 周斌, 方廣有, 李玉喜, 花小磊 申請(qǐng)人:中國(guó)科學(xué)院電子學(xué)研究所