基于頻率源的fpga分頻方法
【專利摘要】本發(fā)明提供的基于頻率源的FPGA分頻方法，頻率源中FPGA的信號(hào)輸入口輸入的信號(hào)觸發(fā)FPGA的累加器進(jìn)行計(jì)數(shù)，F(xiàn)PGA的邏輯控制電路根據(jù)累加器的值控制FPGA的脈沖輸出口輸出相應(yīng)的分頻信號(hào)，作為頻率源的輸出信號(hào)。節(jié)省了FPGA的鎖相環(huán)資源，僅占用較少的邏輯單元就可達(dá)到對(duì)時(shí)鐘操作的目的，實(shí)現(xiàn)多路不同頻率信號(hào)輸出的功能，同時(shí)降低了頻率源的成本。無(wú)需添加任何硬件電路，全憑軟件實(shí)現(xiàn)分頻功能，兼容性好。
【專利說(shuō)明】基于頻率源的FPGA分頻方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于數(shù)字電路領(lǐng)域，特別涉及基于頻率源的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現(xiàn)分頻功能的方法。

【背景技術(shù)】
[0002]隨著電子技術(shù)的快速發(fā)展，科學(xué)研究、工業(yè)生產(chǎn)中需要高精度、高穩(wěn)定性頻率源的場(chǎng)合越來(lái)越多。傳統(tǒng)上的頻率源不但造價(jià)昂貴，而且它們?cè)诰群头€(wěn)定性上都普遍較差，往往不適應(yīng)當(dāng)下的要求。
[0003]隨著數(shù)字電路應(yīng)用越來(lái)越廣泛，以及超大規(guī)模可編程器件的出現(xiàn)，現(xiàn)有的頻率源常常使用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現(xiàn)分頻。目前常見(jiàn)的設(shè)計(jì)方式是直接使用廠家集成于FPGA芯片內(nèi)部的鎖相環(huán)資源，如Altera公司FPGA中的PLL，Xilinx公司FPGA中的DLL，一個(gè)鎖相環(huán)資源只能產(chǎn)生一個(gè)頻率信號(hào)，當(dāng)頻率源需要多個(gè)不同頻率信號(hào)輸出時(shí)，就需要用到FPGA內(nèi)部的多個(gè)鎖相環(huán)資源，這樣，頻率源在設(shè)計(jì)的時(shí)候就需要選用集成有多個(gè)鎖相環(huán)資源的FPGA，提高了對(duì)FPGA的要求和頻率源的成本。并且現(xiàn)有的FPGA芯片內(nèi)部一般集成有f 2個(gè)鎖相環(huán)資源，對(duì)于需要輸出更多路不同頻率信號(hào)的頻率源，現(xiàn)有的FPGA芯片難以滿足要求。


【發(fā)明內(nèi)容】

[0004]針對(duì)上述現(xiàn)有技術(shù)的不足，本發(fā)明所要解決的技術(shù)問(wèn)題是怎么提供一種能夠降低頻率源成本，僅利用FPGA中少量的鎖相環(huán)資源實(shí)現(xiàn)多路不同頻率信號(hào)輸出的FPGA分頻方法。
[0005]為了解決上述技術(shù)問(wèn)題，本發(fā)明采用了如下的技術(shù)方案:
基于頻率源的FPGA分頻方法，頻率源中FPGA的信號(hào)輸入口輸入的信號(hào)觸發(fā)FPGA的累加器進(jìn)行計(jì)數(shù)，F(xiàn)PGA的邏輯控制電路根據(jù)累加器的值控制FPGA的脈沖輸出口輸出相應(yīng)的分頻信號(hào)，作為頻率源的輸出信號(hào)。
[0006]進(jìn)一步，所述FPGA分頻方法為偶數(shù)倍分頻方法，分頻倍數(shù)為N倍，N為偶數(shù)；FPGA獲得分頻信號(hào)的步驟具體為:
O設(shè)置累加器的觸發(fā)方式為上升沿觸發(fā)；設(shè)置累加器為模為N的計(jì)數(shù)方式；
2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，累加器進(jìn)行一次計(jì)數(shù)；
3)FPGA的邏輯控制電路判斷累加器的值是否為N/2-1，如果是，執(zhí)行步驟4，否則返回步驟2 ;
4)邏輯控制電路控制FPGA的脈沖輸出口輸出的分頻信號(hào)進(jìn)行翻轉(zhuǎn)；將累加器進(jìn)行復(fù)位，返回步驟2。
[0007]進(jìn)一步，所述FPGA分頻方法為奇數(shù)倍分頻方法，分頻倍數(shù)為M倍，M為奇數(shù)，占空比為r/M，r為小于M的正整數(shù)；FPGA獲得分頻信號(hào)的步驟具體為:
I)設(shè)置累加器的觸發(fā)方式為上升沿觸發(fā)；FPGA的脈沖輸出口輸出低電平；設(shè)置累加器為模為M的計(jì)數(shù)方式；
2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，累加器進(jìn)行一次計(jì)數(shù)；FPGA的邏輯控制電路判斷累加器的值是否為O，如果是，執(zhí)行步驟5 ;否則執(zhí)行步驟3 ；
3)FPGA的邏輯控制電路判斷累加器的值是否達(dá)到r，如果是，執(zhí)行步驟5，否則執(zhí)行步驟4;
4)FPGA的邏輯控制電路判斷累加器的值是否達(dá)到M-1，如果是，執(zhí)行步驟6，否則執(zhí)行步驟2 ;
5)邏輯控制電路控制FPGA的脈沖輸出口輸出的分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟2；
6)將累加器進(jìn)行復(fù)位，返回步驟2。
[0008]進(jìn)一步，所述FPGA分頻方法為奇數(shù)倍分頻方法，分頻倍數(shù)為L(zhǎng)倍，占空比為1/2 ；所述累加器為2個(gè)，包括第一累加器和第二累加器；該方法包括第一分頻信號(hào)處理模塊和第二分頻信號(hào)處理模塊；第一分頻信號(hào)處理模塊和第二分頻信號(hào)處理模塊分別通過(guò)FPGA的邏輯控制電路得到第一分頻信號(hào)和第二分頻信號(hào)；邏輯控制電路還用于將第一分頻信號(hào)和第二分頻信號(hào)進(jìn)行相或運(yùn)算，得到頻率源的輸出信號(hào)，從FPGA的脈沖輸出口輸出；其中，
第一分頻信號(hào)處理模塊獲得第一分頻信號(hào)的步驟具體為:
Al)設(shè)置第一累加器的觸發(fā)方式為上升沿觸發(fā)；設(shè)FPGA輸出的第一分頻信號(hào)的初始狀態(tài)為低電平；設(shè)置第一累加器為模為L(zhǎng)的計(jì)數(shù)方式；
A2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，第一累加器進(jìn)行一次計(jì)數(shù)；
A3) FPGA的邏輯控制電路判斷第一累加器的值是否為0，如果是，執(zhí)行步驟A6，否則執(zhí)行步驟A4 ；
A4) FPGA的邏輯控制電路判斷第一累加器的值是否達(dá)到(L-1)/2，如果是，執(zhí)行步驟A6，否則執(zhí)行步驟A5 ；
A5) FPGA的邏輯控制電路判斷第一累加器的值是否達(dá)到L-1，如果是，將第一累加器復(fù)位；返回步驟A2;
A6)邏輯控制電路控制FPGA輸出的第一分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟A2 ；
第二分頻信號(hào)處理模塊獲得第二分頻信號(hào)的步驟具體為:
BI)設(shè)置第二累加器的觸發(fā)方式為下降沿觸發(fā)；設(shè)FPGA輸出的第二分頻信號(hào)的初始狀態(tài)為低電平；設(shè)置第二累加器為模為L(zhǎng)的計(jì)數(shù)方式；
B2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)下降沿到達(dá)時(shí)，第二累加器進(jìn)行一次計(jì)數(shù)；
B3) FPGA的邏輯控制電路判斷第二累加器的值是否為0，如果是，執(zhí)行步驟B6，否則執(zhí)行步驟B4 ；
B4) FPGA的邏輯控制電路判斷第二累加器的值是否達(dá)到(L-1)/2，如果是，執(zhí)行步驟B6，否則執(zhí)行步驟B5 ；
B5) FPGA的邏輯控制電路判斷第二累加器的值是否達(dá)到L-1，如果是，將第二累加器復(fù)位；返回步驟A2;
B6)邏輯控制電路控制FPGA輸出的第二分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟B2。
[0009]相對(duì)于現(xiàn)有技術(shù)，本發(fā)明具有以下優(yōu)點(diǎn):
1、FPGA芯片中的鎖相環(huán)資源是一種有限資源，而其內(nèi)部的邏輯單元卻相當(dāng)豐富，數(shù)以萬(wàn)計(jì)。本發(fā)明基于頻率源的FPGA分頻方法，F(xiàn)PGA中可以僅用一個(gè)鎖相環(huán)資源產(chǎn)生其信號(hào)輸入口輸入的信號(hào)，節(jié)省了 FPGA的鎖相環(huán)資源，僅占用較少的邏輯單元就可達(dá)到對(duì)時(shí)鐘操作的目的，實(shí)現(xiàn)多路不同頻率信號(hào)輸出的功能，同時(shí)降低了頻率源的成本。
[0010]2、本發(fā)明基于頻率源的FPGA分頻方法無(wú)需添加任何硬件電路，全憑軟件實(shí)現(xiàn)分頻功能，兼容性好。
[0011]3、本發(fā)明基于頻率源的FPGA分頻方法還可以擴(kuò)展為小數(shù)分頻方法，且該方法分頻精度高。解決了現(xiàn)有技術(shù)的FPGA用鎖相環(huán)資源分頻時(shí)，當(dāng)出現(xiàn)外接晶振乘以倍頻系數(shù)不能被分頻系數(shù)整除的情況，將引入頻率的舍入誤差的問(wèn)題。

【專利附圖】

【附圖說(shuō)明】
[0012]圖1是本發(fā)明的基于頻率源的FPGA分頻方法的流程框圖。
[0013]圖2是16分頻的RTL綜合電路原理圖；
圖3是16分頻的仿真波形；
圖4是3分頻的RTL綜合電路原理圖；
圖5是3分頻的仿真波形；
圖6是半整數(shù)分頻的原理框圖。

【具體實(shí)施方式】
[0014]本發(fā)明的基于頻率源的FPGA分頻方法，如圖1所示。頻率源中FPGA的信號(hào)輸入口輸入的信號(hào)觸發(fā)FPGA的累加器進(jìn)行計(jì)數(shù)，F(xiàn)PGA的邏輯控制電路根據(jù)累加器的值控制FPGA的脈沖輸出口輸出相應(yīng)的分頻信號(hào)，作為頻率源的輸出信號(hào)。本發(fā)明當(dāng)要改變頻率源所需分頻信號(hào)的頻率或需要輸出多路不同頻率的分頻信號(hào)時(shí)，僅需要修改、更新FPGA內(nèi)部軟件即可，而不需對(duì)其外部電路進(jìn)行修改，使硬件修改工作被更新軟件工作所替代，縮短了系統(tǒng)設(shè)計(jì)、系統(tǒng)升級(jí)的周期，提高了實(shí)現(xiàn)的靈活性并降低了頻率源的成本，具有較強(qiáng)的適應(yīng)性和可擴(kuò)展性，且該方案是基于FPGA內(nèi)部較少數(shù)量的邏輯單元來(lái)實(shí)現(xiàn)的，而對(duì)于FPGA芯片來(lái)說(shuō)，其內(nèi)部均包含豐富的、高集成度的邏輯單元，一塊FPGA芯片內(nèi)包含的邏輯單元的密度從數(shù)萬(wàn)門(mén)到數(shù)千萬(wàn)門(mén)不等，可供用戶完成極其復(fù)雜的時(shí)序與組合邏輯電路功能，所以適用于高速、高密度的高端邏輯電路設(shè)計(jì)領(lǐng)域。
[0015]下面結(jié)合實(shí)施例及附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述，但本發(fā)明的實(shí)施方式不限于此。
[0016]實(shí)施例1:
所述FPGA分頻方法為偶數(shù)倍分頻方法，分頻倍數(shù)為N倍，N為偶數(shù)；FPGA獲得分頻信號(hào)的步驟具體為:
O設(shè)置累加器的觸發(fā)方式為上升沿觸發(fā)；設(shè)置累加器為模為N的計(jì)數(shù)方式；
2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，累加器進(jìn)行一次計(jì)數(shù)；
3)FPGA的邏輯控制電路判斷累加器的值是否為N/2-1，如果是，執(zhí)行步驟4，否則返回步驟2 ;
4)邏輯控制電路控制FPGA的脈沖輸出口輸出的分頻信號(hào)進(jìn)行翻轉(zhuǎn)；將累加器進(jìn)行復(fù)位，返回步驟2。
[0017]例如16分頻方法，其RTL綜合電路原理圖和仿真波形如圖2、3所示，N取16。圖2、3中的reset為FPGA的復(fù)位信號(hào)，reset為低時(shí)復(fù)位，reset為高時(shí)進(jìn)入工作狀態(tài)，對(duì)輸入信號(hào)進(jìn)行16分頻；圖2、3中的clk_in為信號(hào)輸入口輸入的信號(hào)，可以看到clk_in為占空比50%的方波信號(hào)，其周期為10ns ;圖2、3中的clk_out為脈沖輸出口輸出的分頻信號(hào)。可以看到clk_out為占空比50%的方波信號(hào)，其周期為1600ns。從圖2、3中可以看出，輸出信號(hào)與輸入信號(hào)在形狀上保持了一致，但其頻率卻變?yōu)榱溯斎胄盘?hào)的1/16，成功實(shí)現(xiàn)了輸入信號(hào)的16分頻。
[0018]實(shí)施例2:
所述FPGA分頻方法為奇數(shù)倍分頻方法，分頻倍數(shù)為M倍，M為奇數(shù)，占空比為r/M，r為小于M的正整數(shù)；FPGA獲得分頻信號(hào)的步驟具體為:
1)設(shè)置累加器的觸發(fā)方式為上升沿觸發(fā)；FPGA的脈沖輸出口輸出低電平；設(shè)置累加器為模為M的計(jì)數(shù)方式；
2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，累加器進(jìn)行一次計(jì)數(shù)；FPGA的邏輯控制電路判斷累加器的值是否為0，如果是，執(zhí)行步驟5 ;否則執(zhí)行步驟3 ；
3)FPGA的邏輯控制電路判斷累加器的值是否達(dá)到r，如果是，執(zhí)行步驟5，否則執(zhí)行步驟4;
4)FPGA的邏輯控制電路判斷累加器的值是否達(dá)到M-1，如果是，執(zhí)行步驟6，否則執(zhí)行步驟2 ;
5)邏輯控制電路控制FPGA的脈沖輸出口輸出的分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟2；
6)將累加器進(jìn)行復(fù)位，返回步驟2。
[0019]實(shí)施例3:
所述FPGA分頻方法為奇數(shù)倍分頻方法，分頻倍數(shù)為L(zhǎng)倍，占空比為1/2 ;所述累加器為2個(gè)，包括第一累加器和第二累加器；該方法包括第一分頻信號(hào)處理模塊和第二分頻信號(hào)處理模塊；第一分頻信號(hào)處理模塊和第二分頻信號(hào)處理模塊分別通過(guò)FPGA的邏輯控制電路得到第一分頻信號(hào)和第二分頻信號(hào)；邏輯控制電路還用于將第一分頻信號(hào)和第二分頻信號(hào)進(jìn)行相或運(yùn)算，得到頻率源的輸出信號(hào)，從FPGA的脈沖輸出口輸出；其中，
第一分頻信號(hào)處理模塊獲得第一分頻信號(hào)的步驟具體為:
Al)設(shè)置第一累加器的觸發(fā)方式為上升沿觸發(fā)；設(shè)FPGA輸出的第一分頻信號(hào)的初始狀態(tài)為低電平；設(shè)置第一累加器為模為L(zhǎng)的計(jì)數(shù)方式；
A2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，第一累加器進(jìn)行一次計(jì)數(shù)；
A3) FPGA的邏輯控制電路判斷第一累加器的值是否為0，如果是，執(zhí)行步驟A6，否則執(zhí)行步驟A4 ；
A4) FPGA的邏輯控制電路判斷第一累加器的值是否達(dá)到(L-1)/2，如果是，執(zhí)行步驟A6，否則執(zhí)行步驟A5 ；
A5)FPGA的邏輯控制電路判斷第一累加器的值是否達(dá)到L-1，如果是，將第一累加器復(fù)位；返回步驟A2;
A6)邏輯控制電路控制FPGA輸出的第一分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟A2 ；
第二分頻信號(hào)處理模塊獲得第二分頻信號(hào)的步驟具體為:
BI)設(shè)置第二累加器的觸發(fā)方式為下降沿觸發(fā)；設(shè)FPGA輸出的第二分頻信號(hào)的初始狀態(tài)為低電平；設(shè)置第二累加器為模為L(zhǎng)的計(jì)數(shù)方式； B2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)下降沿到達(dá)時(shí)，第二累加器進(jìn)行一次計(jì)數(shù)；
B3) FPGA的邏輯控制電路判斷第二累加器的值是否為O，如果是，執(zhí)行步驟B6，否則執(zhí)行步驟B4 ；
B4) FPGA的邏輯控制電路判斷第二累加器的值是否達(dá)到(L-1)/2，如果是，執(zhí)行步驟B6，否則執(zhí)行步驟B5 ；
B5) FPGA的邏輯控制電路判斷第二累加器的值是否達(dá)到L-1，如果是，將第二累加器復(fù)位；返回步驟A2;
B6)邏輯控制電路控制FPGA輸出的第二分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟B2。
[0020]例如3分頻，占空比為50%的分頻方法，其RTL綜合電路原理圖和仿真波形如圖4、
5所示。圖4、5中的reset為FPGA的復(fù)位信號(hào)，reset為低時(shí)復(fù)位，reset為高時(shí)進(jìn)入工作狀態(tài)，對(duì)輸入信號(hào)進(jìn)行3分頻；圖4、5中的clk_in為信號(hào)輸入口輸入的信號(hào)，可以看到clk_in為占空比50%的方波信號(hào)，其周期為10ns ;圖4、5中的clk_out為脈沖輸出口輸出的分頻信號(hào)?？梢钥吹絚lk_out為占空比50%的方波信號(hào)。其周期為300ns。從圖4、5中可以看出，輸出信號(hào)與輸入信號(hào)在形狀上保持了一致，但其頻率卻變?yōu)榱溯斎胄盘?hào)的1/3，成功實(shí)現(xiàn)了輸入信號(hào)的3分頻。
[0021]該發(fā)明還可以擴(kuò)展為小數(shù)分頻方法，例如半整數(shù)分頻和任意整數(shù)帶小數(shù)的分頻。
[0022]半整數(shù)分頻的原理是:如圖6所示，假設(shè)小數(shù)分頻比是Q，分頻器的輸入脈沖數(shù)是P，分頻器的輸出脈沖數(shù)是O。則有:Q=P/0，由于小數(shù)分頻不要求占空比，因此只要在O個(gè)周期里面取出P個(gè)周期的時(shí)鐘就可以了，由于P=Q*0，所以可以設(shè)計(jì)一個(gè)寄存器來(lái)放Q的值，而Q乘以0，相當(dāng)于把Q的值累加O次，這樣就可以得到P的值了，從而實(shí)現(xiàn)分頻的要求。例如:對(duì)于實(shí)現(xiàn)P+0.5的半整數(shù)分頻一般需要對(duì)輸入時(shí)鐘進(jìn)行操作，其基本設(shè)計(jì)思想是首先進(jìn)行模P的計(jì)數(shù)，在計(jì)數(shù)到P-1時(shí)，輸出時(shí)鐘賦為“1”，回到計(jì)數(shù)O時(shí)，又賦為0，因此，當(dāng)計(jì)數(shù)值為P-1時(shí)，輸出時(shí)鐘才為I。因此，只要保持計(jì)數(shù)值P-1為半個(gè)輸入時(shí)鐘周期，即實(shí)現(xiàn)了 P+0.5分頻時(shí)鐘，而保持P-1為半個(gè)時(shí)鐘周期即是一個(gè)難點(diǎn)，從中可以發(fā)現(xiàn)，因?yàn)橛?jì)數(shù)器是通過(guò)時(shí)鐘上升沿計(jì)數(shù)，所以可以在計(jì)數(shù)為η-1時(shí)對(duì)計(jì)數(shù)觸發(fā)時(shí)鐘進(jìn)行翻轉(zhuǎn)，此時(shí)時(shí)鐘的下降沿變成了上升沿，即在計(jì)數(shù)值為P-1期間的時(shí)鐘下降沿變成了上升沿，則計(jì)數(shù)值P-1只保持了半個(gè)時(shí)鐘周期，由于時(shí)鐘翻轉(zhuǎn)下降沿變成上升沿，計(jì)數(shù)值變?yōu)?，因此，每產(chǎn)生一個(gè)P+0.5分頻時(shí)鐘的周期，觸發(fā)時(shí)鐘都要翻轉(zhuǎn)一次。
[0023]任意整數(shù)帶小數(shù)的分頻的原理是:通過(guò)不同分頻進(jìn)行組合來(lái)實(shí)現(xiàn)，比如要實(shí)現(xiàn)6+1/3分頻，可以通過(guò)2個(gè)七分頻脈沖加上I個(gè)五分頻脈沖實(shí)現(xiàn)該分頻的設(shè)計(jì)。即(2*7+5)/(2+1)實(shí)現(xiàn)，一般而言，這種分頻由于分頻輸出的時(shí)鐘脈沖抖動(dòng)很大，在設(shè)計(jì)中使用得很少，但是這種方法從原理上來(lái)講是可以實(shí)現(xiàn)的。
[0024]采用該發(fā)明實(shí)現(xiàn)小數(shù)分頻，分頻精度高。解決了現(xiàn)有技術(shù)的FPGA用鎖相環(huán)資源分頻時(shí)，當(dāng)出現(xiàn)外接晶振乘以倍頻系數(shù)不能被分頻系數(shù)整除的情況，將引入頻率的舍入誤差的問(wèn)題。
[0025]最后說(shuō)明的是，以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的宗旨和范圍，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
【權(quán)利要求】
1.基于頻率源的FPGA分頻方法，其特征在于，頻率源中FPGA的信號(hào)輸入口輸入的信號(hào)觸發(fā)FPGA的累加器進(jìn)行計(jì)數(shù)，F(xiàn)PGA的邏輯控制電路根據(jù)累加器的值控制FPGA的脈沖輸出口輸出相應(yīng)的分頻信號(hào)，作為頻率源的輸出信號(hào)。
2.如權(quán)利要求1所述的基于頻率源的FPGA分頻方法，其特征在于，所述FPGA分頻方法為偶數(shù)倍分頻方法，分頻倍數(shù)為N倍，N為偶數(shù)；FPGA獲得分頻信號(hào)的步驟具體為: O設(shè)置累加器的觸發(fā)方式為上升沿觸發(fā)；設(shè)置累加器為模為N的計(jì)數(shù)方式； 2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，累加器進(jìn)行一次計(jì)數(shù)； 3)FPGA的邏輯控制電路判斷累加器的值是否為N/2-1，如果是，執(zhí)行步驟4，否則返回步驟2 ; 4)邏輯控制電路控制FPGA的脈沖輸出口輸出的分頻信號(hào)進(jìn)行翻轉(zhuǎn)；將累加器進(jìn)行復(fù)位，返回步驟2。
3.如權(quán)利要求1所述的基于頻率源的FPGA分頻方法，其特征在于，所述FPGA分頻方法為奇數(shù)倍分頻方法，分頻倍數(shù)為M倍，M為奇數(shù)，占空比為r/M，r為小于M的正整數(shù)；FPGA獲得分頻信號(hào)的步驟具體為: 1)設(shè)置累加器的觸發(fā)方式為上升沿觸發(fā)；FPGA的脈沖輸出口輸出低電平；設(shè)置累加器為模為M的計(jì)數(shù)方式； 2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，累加器進(jìn)行一次計(jì)數(shù)；FPGA的邏輯控制電路判斷累加器的值是否為O，如果是，執(zhí)行步驟5 ;否則執(zhí)行步驟3 ； 3)FPGA的邏輯控制電路判斷累加器的值是否達(dá)到r，如果是，執(zhí)行步驟5，否則執(zhí)行步驟4; 4)FPGA的邏輯控制電路判斷累加器的值是否達(dá)到M-1，如果是，執(zhí)行步驟6，否則執(zhí)行步驟2 ; 5)邏輯控制電路控制FPGA的脈沖輸出口輸出的分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟2； 6)將累加器進(jìn)行復(fù)位，返回步驟2。
4.如權(quán)利要求1所述的基于頻率源的FPGA分頻方法，其特征在于，所述FPGA分頻方法為奇數(shù)倍分頻方法，分頻倍數(shù)為L(zhǎng)倍，占空比為1/2 ;所述累加器為2個(gè)，包括第一累加器和第二累加器；該方法包括第一分頻信號(hào)處理模塊和第二分頻信號(hào)處理模塊；第一分頻信號(hào)處理模塊和第二分頻信號(hào)處理模塊分別通過(guò)FPGA的邏輯控制電路得到第一分頻信號(hào)和第二分頻信號(hào)；邏輯控制電路還用于將第一分頻信號(hào)和第二分頻信號(hào)進(jìn)行相或運(yùn)算，得到頻率源的輸出信號(hào)，從FPGA的脈沖輸出口輸出；其中， 第一分頻信號(hào)處理模塊獲得第一分頻信號(hào)的步驟具體為: Al)設(shè)置第一累加器的觸發(fā)方式為上升沿觸發(fā)；設(shè)FPGA輸出的第一分頻信號(hào)的初始狀態(tài)為低電平；設(shè)置第一累加器為模為L(zhǎng)的計(jì)數(shù)方式； A2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)上升沿到達(dá)時(shí)，第一累加器進(jìn)行一次計(jì)數(shù)； A3) FPGA的邏輯控制電路判斷第一累加器的值是否為O，如果是，執(zhí)行步驟A6，否則執(zhí)行步驟A4 ； A4) FPGA的邏輯控制電路判斷第一累加器的值是否達(dá)到(L-1)/2，如果是，執(zhí)行步驟A6，否則執(zhí)行步驟A5 ； A5) FPGA的邏輯控制電路判斷第一累加器的值是否達(dá)到L-1，如果是，將第一累加器復(fù)位；返回步驟A2; A6)邏輯控制電路控制FPGA輸出的第一分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟A2 ； 第二分頻信號(hào)處理模塊獲得第二分頻信號(hào)的步驟具體為: BI)設(shè)置第二累加器的觸發(fā)方式為下降沿觸發(fā)；設(shè)FPGA輸出的第二分頻信號(hào)的初始狀態(tài)為低電平；設(shè)置第二累加器為模為L(zhǎng)的計(jì)數(shù)方式； B2)當(dāng)FPGA的信號(hào)輸入口輸入的信號(hào)下降沿到達(dá)時(shí)，第二累加器進(jìn)行一次計(jì)數(shù)； B3) FPGA的邏輯控制電路判斷第二累加器的值是否為O，如果是，執(zhí)行步驟B6，否則執(zhí)行步驟B4 ； B4) FPGA的邏輯控制電路判斷第二累加器的值是否達(dá)到(L-1)/2，如果是，執(zhí)行步驟B6，否則執(zhí)行步驟B5 ； B5) FPGA的邏輯控制電路判斷第二累加器的值是否達(dá)到L-1，如果是，將第二累加器復(fù)位；返回步驟A2; B6)邏輯控制電路控制FPGA輸出的第二分頻信號(hào)進(jìn)行翻轉(zhuǎn)；返回步驟B2。
【文檔編號(hào)】H03K23/68GK104283551SQ201410585747
【公開(kāi)日】2015年1月14日 申請(qǐng)日期:2014年10月28日 優(yōu)先權(quán)日:2014年10月28日
【發(fā)明者】李林, 卜凡偉, 趙自知, 陳彬, 于志鈜 申請(qǐng)人:重慶華渝電氣集團(tuán)有限公司