一種易擴展制約競爭碼的生成電路、擴展方法及擴展電路的制作方法
【專利摘要】本發(fā)明公開一種易擴展改進(jìn)型制約競爭碼的生成電路、擴展及擴展電路，解決了RRC由3擴展至N位的問題，具有生成電路簡單、錯誤節(jié)點定位和糾錯的速度更快和易于位數(shù)擴展的特點。這種RRC從3位開始擴展，經(jīng)過RRC序列逆序排列，在原RRC序列前均擴展一位0，逆序序列前均擴展一位1，以此類推可以擴展至N位。典型生成電路包含存儲特征值CV序列的兩個8位移位寄存器A、B，輸出改進(jìn)型4位RRC的寄存器C、4個反相器D、E、F、G。反相旋轉(zhuǎn)CV，生成RRC的逆序排列。該改進(jìn)型RRC具有RRC典型的雙環(huán)特征值生成機制，可以對特征序列錯誤節(jié)點進(jìn)行快速定位和糾錯，對于16位的特征序列，僅需檢測前四個RRC碼。
【專利說明】一種易擴展制約競爭碼的生成電路、擴展方法及擴展電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及編碼領(lǐng)域，尤其涉及一種制約競爭碼。

【背景技術(shù)】
[0002] 目前，公知的16進(jìn)制編碼是8421碼，這是一種自然二進(jìn)制基礎(chǔ)上的權(quán)重碼，8421 碼是數(shù)據(jù)中的半字節(jié)，可以方便的組成（Byte)、字（Word)等現(xiàn)代信息技術(shù)的基礎(chǔ)數(shù)據(jù)格 式，可以方便的用于邏輯電路的計數(shù)、計算、存儲和交換。但是，8421碼是一組16進(jìn)制循環(huán) 碼，其編碼相鄰位間轉(zhuǎn)換時，有兩位以上的數(shù)據(jù)需要同時發(fā)生變化的情況。用在計數(shù)方式 時，在某些時候，例如下表從16進(jìn)制數(shù)的7 (對應(yīng)的8421碼為0111)變?yōu)?(對應(yīng)的8421碼 為1000)時，8421碼的4位二進(jìn)制數(shù)據(jù)均發(fā)生跳變，多位同時變化帶來的競爭對數(shù)據(jù)的可靠 性有影響，增加了數(shù)據(jù)出錯的可能性。由下表可以發(fā)現(xiàn)8421碼發(fā)生2位以上同時變化的相 鄰碼字共計8次，分別為1-2, 3-4, 5-6, 7-8, 9-A，B-C，D-E，F(xiàn)-O。多位同時變化帶來的競爭， 有可能導(dǎo)致數(shù)據(jù)的不確定。
[0003] 表1現(xiàn)有制約競爭碼對比
[0004]

【權(quán)利要求】
1. 一種易擴展制約競爭碼的生成電路，其特征在于包括8位的移位寄存器A、8位的移 位寄存器B、4位的碼輸出寄存器C，反相器D、反相器E、反相器F、反相器G，移位寄存器A 的最低位和最商位由反相器D相接，移位寄存器B的最低位和最商位由反相器G相接，時鐘 信號CLK分別接移位寄存器A和移位寄存器B的移位控制端口，移位寄存器A被初始化信 號Reset預(yù)置為特征序列CVtl，特征序列CVtl取值為10011100,移位寄存器B被初始化信號 Reset預(yù)置為特征序列CV1，特征序列CV1取值為11110000,移位寄存器B并行輸出的由低 到高的第4位經(jīng)反相器F連接至碼輸出寄存器C的數(shù)據(jù)最高位，移位寄存器A并行輸出的 由低到高的第4位經(jīng)反相器E連接至碼輸出寄存器C的數(shù)據(jù)次高位，移位寄存器B并行輸 出的由低到高的第〇位連接至碼輸出寄存器C的數(shù)據(jù)次低位，移位寄存器A并行輸出的由 低到高的第〇位連接至碼輸出寄存器C的數(shù)據(jù)最低位，碼輸出寄存器C在其輸出控制端控 制下輸出由最高位到最低位的4位制約競爭碼。
2. 根據(jù)權(quán)利要求1所述的易擴展制約競爭碼的生成電路，其特征在于，8位的移位寄 存器A由第一?第八D觸發(fā)器（9?16)構(gòu)成，8位的移位寄存器B由第九?第十六D觸發(fā) 器（25?32)構(gòu)成，電路還包括16個邏輯門、第一反相器（33)和第二反相器（34)，其中第 一、第四?第六、第九?第十二邏輯門（1、4?6、17?20)為或門，第一、第九邏輯門（1、17) 分別帶有一個反相輸入端，第二、第三、第七、第八、第十三?第十六邏輯門（2、3、7、8、21? 24)分別為帶有一個反相輸入端的與門，具體電路連接方式如下：所有D觸發(fā)器的時鐘elk 端連接移位控制端口，第一?第八邏輯門（1?8)中每個邏輯門的兩個輸入端分別連接初 始化信號Reset和上一位D觸發(fā)器的Q端，輸出端分別連接第一?第八D觸發(fā)器（9?16) 的D端，為移位寄存器A置位，當(dāng)初始化信號Reset置1時，第一、第四?第六邏輯門（1、 4、5、6)輸出為1，第二、第三、第七、第八邏輯門（2、3、7、8)輸出為0,將移位寄存器A置為 10011100;第九?第十六邏輯門（17?24)中每個邏輯門的兩個輸入端分別連接置位信號 Reset和上一位D觸發(fā)器的Q端，輸出端分別連接第九?第十六D觸發(fā)器（17?24)的D 端，為移位寄存器B置位，當(dāng)初始化信號Reset置1時，第九?第十二邏輯門（17?20)輸 出為1，第十三?第十六邏輯門（21?24)輸出為0,將移位寄存器B置為11110000 ;當(dāng)置位 信號Reset為0時，隨著移位控制端口CLK完成移位寄存器的移位操作，第一、第九邏輯門 (1、17)帶有反相功能，使移位寄存器的最高位反相后移至最低位；第八D觸發(fā)器（16)的輸 出即為制約競爭碼的最低位d0,第十六D觸發(fā)器（32)的輸出即為制約競爭碼的次低位dl， 第四D觸發(fā)器（12)的輸出經(jīng)第一反相器（33)后即為制約競爭碼的次高位d2,第十二D觸 發(fā)器（28)經(jīng)第二反相器（34)后即為制約競爭碼的最高位d3。
3. 根據(jù)權(quán)利要求1或2所述的易擴展制約競爭碼的生成電路，其特征在于，將原特征 序列CVtl逆序排列為CVc/ = 00111001，將原特征序列CV1逆序排列為CV/ = 00001111，以 CVc/、CV/為新特征序列生成逆序制約競爭碼；逆序制約競爭碼的生成電路是在所述制約競 爭碼生成電路的基礎(chǔ)上，將第一?第八邏輯門（1?8)分別替換為與門、與門、或門、或門、 或門、與門、與門、或門，用于生成新特征序列CV0'；并將第九?第十六邏輯門（17?24)分 別替換為與門，與門，與門，與門，或門，或門，或門，或門，用于生成新特征序列CV1 '，其中第 一?第三、第七?第九、第十三?第十六邏輯門（1?3、7、8、19、21?24)分別帶一個反相 輸入端；第一D觸發(fā)器（9)的輸出為逆序制約競爭碼的最低位d0,第九D觸發(fā)器（25)的輸 出為逆序制約競爭碼的次低位dl，第五D觸發(fā)器（13)的輸出經(jīng)第一反相器（33)后為逆序 制約競爭碼的次高位d2,第十三D觸發(fā)器（29)的輸出經(jīng)第二反相器（34)后為逆序制約競 爭碼的最高位d3。
4. 一種易擴展制約競爭碼的擴展方法，其特征在于所述制約競爭碼編碼如下，
其擴展方法是：從3位制約競爭碼開始，每擴展1位都按如下步驟進(jìn)行：原序列Y1為η位制約競爭碼，即滿足制約競爭特點的2η個數(shù)，η> 3 ;將原序列Y1逆序排列，變?yōu)槟嫘蛐蛄?Y2，將逆序序列Y2中從大到小的各數(shù)依次排列在原序列Y1的最大數(shù)后面，組合成新序列Ζ' ； 在新序列Ζ'中原序列Y1每個數(shù)的前一位分別加0,在原逆序序列Y2每個數(shù)的前一位分別 加1，形成η+1位的序列Ζ，完成一位擴展；重復(fù)以上步驟實現(xiàn)制約競爭碼任意位數(shù)的擴展。
5. 實現(xiàn)權(quán)利要求4所述擴展方法的一種易擴展制約競爭碼的擴展電路，其特征在于對 應(yīng)于將η位制約競爭碼擴展為η+1位，擴展電路包括η+1位的寄存器L、寄存器Μ、寄存器Ν， 還包括計數(shù)器Counter、1選2η選擇器Ρ、2η選1選擇器Q和2η列的η+1位寄存器組R，其中 計數(shù)器Counter的計數(shù)范圍為0至2η，計數(shù)器Counter連接時鐘信號CLK，時鐘信號CLK上 升沿時，寄存器M和寄存器N的低η位接收原η位易擴展制約競爭碼的輸出值，寄存器M的 最高位接低電平，寄存器N的最高位接高電平，1選2η選擇器P將寄存器N的值存入計數(shù)器 Counter計數(shù)值X對應(yīng)的倒數(shù)第X列，成為η+1位易擴展制約競爭碼的倒數(shù)第X個序列，2η 選1選擇器Q分別連接寄存器組R和寄存器L，寄存器L接收寄存器M的輸出作為η+1位易 擴展制約競爭碼的〇至2η個序列，接收2"選1選擇器Q的輸出作為η+1位易擴展制約競爭 碼的211至211+1個序列。
【文檔編號】H03M13/19GK104320142SQ201410560022
【公開日】2015年1月28日 申請日期:2014年10月20日 優(yōu)先權(quán)日:2014年10月20日
【發(fā)明者】李冰, 陳帥, 劉勇, 董乾, 趙霞, 王剛 申請人:東南大學(xué)