全異步sar adc亞穩(wěn)態(tài)消除電路與方法
【專利摘要】本發(fā)明公開了一種全異步SARADC亞穩(wěn)態(tài)消除電路，它包括電容陣列DAC、比較器、全異步控制環(huán)、計(jì)數(shù)器和振蕩器。本發(fā)明的有益效果是：如果某一位比較時(shí)，比較器進(jìn)入了亞穩(wěn)態(tài)，可強(qiáng)制置位該次比較結(jié)果為1，并結(jié)束本次ADC的轉(zhuǎn)換，最多導(dǎo)致1個(gè)LSB的誤差，而且能有效的產(chǎn)生轉(zhuǎn)換結(jié)束信號(hào)EOC，提示SOC可以開始下次采樣，克服了現(xiàn)有技術(shù)在一定采樣率時(shí)，由于亞穩(wěn)態(tài)導(dǎo)致全異步SARADC性能急劇下降的問(wèn)題，同時(shí)由于消除了亞穩(wěn)態(tài)，轉(zhuǎn)換結(jié)束信號(hào)EOC可以得到有效狀態(tài)，SOC可以根據(jù)EOC狀態(tài)開始下一次轉(zhuǎn)換，可以盡可能提高SARADC的采樣率，本發(fā)明具有電路簡(jiǎn)單、性能可靠等優(yōu)點(diǎn)。
【專利說(shuō)明】全異步3八8八00亞穩(wěn)態(tài)消除電路與方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種亞穩(wěn)態(tài)消除的【技術(shù)領(lǐng)域】，尤其涉及一種全異步“I？ ^00亞穩(wěn)態(tài)消除電路與方法。

【背景技術(shù)】
[0002]亞穩(wěn)態(tài)是指比較器輸出無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的邏輯輸出狀態(tài)。當(dāng)一個(gè)比較器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該次比較結(jié)果，也無(wú)法預(yù)測(cè)何時(shí)才能得到穩(wěn)定的邏輯輸出結(jié)果；在這個(gè)比較期間，比較器輸出一些中間級(jí)電平，后續(xù)電路無(wú)法根據(jù)這些中間級(jí)電平進(jìn)行進(jìn)一步的邏輯運(yùn)算，在常規(guī)的同步“I？ ^00中，存在兩種時(shí)鐘信號(hào)，分別為采樣時(shí)鐘和比較時(shí)鐘，顧名思義前者用于采樣，后者用于比較。而比較時(shí)鐘會(huì)每個(gè)周期去觸發(fā)鎖定比較器，如果比較器進(jìn)入亞穩(wěn)態(tài)，該時(shí)鐘可以強(qiáng)制結(jié)束本次比較，盡管比較結(jié)果不確定。但是同步^00的比較時(shí)鐘至少為奸1個(gè)采樣周期，這大大限制了 “I？ ^00的采樣率，其中~為八IX:的位數(shù)。
[0003]在全異步3仙^00中，由于消除了單獨(dú)的高頻比較時(shí)鐘，簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，但是由于缺乏高頻比較時(shí)鐘，如果某一位比較時(shí)，比較器進(jìn)入亞穩(wěn)態(tài)，理論上電路將鎖死在該狀態(tài)上，或者該位比較時(shí)間太長(zhǎng)，導(dǎo)致后續(xù)的位沒有時(shí)間完成比較，丟失太多的位，最終導(dǎo)致八IX:性能急劇下降。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種全異步“I？ ^00亞穩(wěn)態(tài)消除電路與方法，在比較器進(jìn)入亞穩(wěn)態(tài)時(shí)，強(qiáng)制置位該次比較結(jié)果為1，并結(jié)束本次八IX:的轉(zhuǎn)換，有效的消除亞穩(wěn)態(tài)，使電路回到正常比較狀態(tài)。
[0005]本發(fā)明的目的是通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)的:全異步3八1？ ^00亞穩(wěn)態(tài)消除電路，它包括電容陣列0…和比較器，其特征在于:它還包括全異步控制環(huán)、計(jì)數(shù)器和振蕩器；
電容陣列0…輸出的采樣開始/轉(zhuǎn)換結(jié)束信號(hào)3仏!'1^1(1分別與全異步控制環(huán)和振蕩器的使能端2剛，以及計(jì)數(shù)器的一個(gè)復(fù)位端8311連接；
振蕩器的時(shí)鐘信號(hào)輸出0(0與計(jì)數(shù)器的時(shí)鐘信號(hào)輸入0(1連接；
計(jì)數(shù)器的輸出端0分別與比較器的置位端321、全異步控制環(huán)的結(jié)束控制端2冊(cè)和電容陣列0仏的結(jié)束控制端2冊(cè)連接；
比較器的一個(gè)輸出信號(hào)乂叩與全異步控制環(huán)的輸入端連接，比較器的另一個(gè)輸出乂011與全異步控制環(huán)的咖輸入端連接；
全異步控制環(huán)的輸出00^分別與計(jì)數(shù)器的另一個(gè)復(fù)位端舊12和比較器的鎖存端口[八?、沁B接。
[0006]全異步“I？ ^00亞穩(wěn)態(tài)消除方法，它包括以下步驟:
51.電容陣列0仏輸出的采樣開始/轉(zhuǎn)換結(jié)束信號(hào)為高電平，即3^11*1211(1=1，進(jìn)入采樣周期，在采樣周期內(nèi)，振蕩器的輸出0(0=0，全異步控制環(huán)的輸出00#0，計(jì)數(shù)器的輸出Q=O,比較器鎖定，輸出Vop=Von=I ；
52.采樣開始/轉(zhuǎn)換結(jié)束信號(hào)即Start_End=0，采樣結(jié)束，進(jìn)入比較周期；
53.在比較周期，判斷比較器是否進(jìn)入亞穩(wěn)態(tài)，若未進(jìn)入亞穩(wěn)態(tài)則轉(zhuǎn)至步驟S4，若比較器進(jìn)入亞穩(wěn)態(tài)，則轉(zhuǎn)至步驟S5 ；
54.比較器未進(jìn)入亞穩(wěn)態(tài)，計(jì)數(shù)器在DON周期信號(hào)的作用下，輸出Q=0，對(duì)比較器、全異步控制環(huán)和電容陣列DAC無(wú)影響；
55.比較器進(jìn)入亞穩(wěn)態(tài)，計(jì)數(shù)器輸出Q=l，比較器的輸出Vop=l、Von=0，消除了比較器的亞穩(wěn)態(tài)；
56.計(jì)數(shù)器輸出的Q=l，使全異步控制環(huán)結(jié)束，DAC輸出高電平，即Start_End=l，結(jié)束比較周期；
57.重復(fù)步驟SI?S6，進(jìn)入下一個(gè)采樣-比較周期。
[0007]本發(fā)明的有益效果是:本發(fā)明可以在比較器進(jìn)入亞穩(wěn)態(tài)時(shí)，強(qiáng)制置位該次比較結(jié)果為I，并結(jié)束本次ADC的轉(zhuǎn)換，最多導(dǎo)致I個(gè)LSB的誤差，而且能有效的產(chǎn)生轉(zhuǎn)換結(jié)束信號(hào)E0C，提示SOC可以開始下次采樣，克服了現(xiàn)有技術(shù)在一定采樣率時(shí)，由于亞穩(wěn)態(tài)導(dǎo)致全異步SAR ADC性能急劇下降的問(wèn)題，同時(shí)由于消除了亞穩(wěn)態(tài)，轉(zhuǎn)換結(jié)束信號(hào)EOC可以得到有效狀態(tài)，SOC可以根據(jù)EOC狀態(tài)開始下一次轉(zhuǎn)換，可以盡可能提高SAR ADC的采樣率，對(duì)全異步SAR ADC提供了有效的保障，提高了 ADC的性能。

【專利附圖】

【附圖說(shuō)明】
[0008]圖1為本發(fā)明的電路結(jié)構(gòu)示意圖；
圖2為本發(fā)明的方法流程圖。

【具體實(shí)施方式】
[0009]下面結(jié)合附圖進(jìn)一步詳細(xì)描述本發(fā)明的技術(shù)方案，但本發(fā)明的保護(hù)范圍不局限于以下所述。
[0010]如圖1所示，全異步SAR ADC亞穩(wěn)態(tài)消除電路，它包括電容陣列DAC和比較器，它還包括全異步控制環(huán)、計(jì)數(shù)器和振蕩器；
電容陣列DAC輸出的采樣開始/轉(zhuǎn)換結(jié)束信號(hào)Start_End分別與全異步控制環(huán)和振蕩器的使能端ENN，以及計(jì)數(shù)器的一個(gè)復(fù)位端RSTl連接；
振蕩器的時(shí)鐘信號(hào)輸出CKO與計(jì)數(shù)器的時(shí)鐘信號(hào)輸入CKI連接；
計(jì)數(shù)器的輸出端Q分別與比較器的置位端SET、全異步控制環(huán)的結(jié)束控制端END和電容陣列DAC的結(jié)束控制端END連接；
比較器的一個(gè)輸出信號(hào)Vop與全異步控制環(huán)的QP輸入端連接，比較器的另一個(gè)輸出Von與全異步控制環(huán)的QN輸入端連接；
全異步控制環(huán)的輸出DON分別與計(jì)數(shù)器的另一個(gè)復(fù)位端RST2和比較器的鎖存端口LATCH連接。
[0011]如圖2所示，全異步SAR ADC亞穩(wěn)態(tài)消除方法，它包括以下步驟:
S1.電容陣列DAC輸出的采樣開始/轉(zhuǎn)換結(jié)束信號(hào)為高電平，即Start_End=l，進(jìn)入采樣周期，在采樣周期內(nèi)，振蕩器的輸出CKO=O,全異步控制環(huán)的輸出DON=O,計(jì)數(shù)器的輸出0=0，比較器鎖定，輸出^01)=^011=1 ；
52.采樣開始/轉(zhuǎn)換結(jié)束信號(hào)即采樣結(jié)束，進(jìn)入比較周期；
83.在比較周期，判斷比較器是否進(jìn)入亞穩(wěn)態(tài)，若未進(jìn)入亞穩(wěn)態(tài)則轉(zhuǎn)至步驟34，若比較器進(jìn)入亞穩(wěn)態(tài)，則轉(zhuǎn)至步驟35 ；
54.比較器未進(jìn)入亞穩(wěn)態(tài)，計(jì)數(shù)器在00^周期信號(hào)的作用下，輸出0=0，對(duì)比較器、全異步控制環(huán)和電容陣列0仏無(wú)影響；
85.比較器進(jìn)入亞穩(wěn)態(tài)，計(jì)數(shù)器輸出0=1，比較器的輸出701)=1^0==0,消除了比較器的亞穩(wěn)態(tài)；
56.計(jì)數(shù)器輸出的0=1，使全異步控制環(huán)結(jié)束，0仏輸出高電平，即3^11*1211(1=1，結(jié)束比較周期；
57.重復(fù)步驟31?36，進(jìn)入下一個(gè)采樣-比較周期。
【權(quán)利要求】
1.全異步SARADC亞穩(wěn)態(tài)消除電路，它包括電容陣列DAC和比較器，其特征在于:它還包括全異步控制環(huán)、計(jì)數(shù)器和振蕩器； 電容陣列DAC輸出的采樣開始/轉(zhuǎn)換結(jié)束信號(hào)Start_End分別與全異步控制環(huán)和振蕩器的使能端ENN，以及計(jì)數(shù)器的一個(gè)復(fù)位端RSTl連接； 振蕩器的時(shí)鐘信號(hào)輸出CKO與計(jì)數(shù)器的時(shí)鐘信號(hào)輸入CKI連接； 計(jì)數(shù)器的輸出端Q分別與比較器的置位端SET、全異步控制環(huán)的結(jié)束控制端END和電容陣列DAC的結(jié)束控制端END連接； 比較器的一個(gè)輸出信號(hào)Vop與全異步控制環(huán)的QP輸入端連接，比較器的另一個(gè)輸出Von與全異步控制環(huán)的QN輸入端連接； 全異步控制環(huán)的輸出DON分別與計(jì)數(shù)器的另一個(gè)復(fù)位端RST2和比較器的鎖存端口LATCH連接。
2.全異步SARADC亞穩(wěn)態(tài)消除方法，其特征在于:它包括以下步驟: . 51.電容陣列DAC輸出的采樣開始/轉(zhuǎn)換結(jié)束信號(hào)為高電平，即Start_End=l，進(jìn)入采樣周期，在采樣周期內(nèi)，振蕩器的輸出CKO=O,全異步控制環(huán)的輸出DON=O,計(jì)數(shù)器的輸出Q=O,比較器鎖定，輸出Vop=Von=I ； . 52.采樣開始/轉(zhuǎn)換結(jié)束信號(hào)即Start_End=0，采樣結(jié)束，進(jìn)入比較周期； . 53.在比較周期，判斷比較器是否進(jìn)入亞穩(wěn)態(tài)，若未進(jìn)入亞穩(wěn)態(tài)則轉(zhuǎn)至步驟S4，若比較器進(jìn)入亞穩(wěn)態(tài)，則轉(zhuǎn)至步驟S5 ； .54.比較器未進(jìn)入亞穩(wěn)態(tài)，計(jì)數(shù)器在DON周期信號(hào)的作用下，輸出Q=0，對(duì)比較器、全異步控制環(huán)和電容陣列DAC無(wú)影響； . 55.比較器進(jìn)入亞穩(wěn)態(tài)，計(jì)數(shù)器輸出Q=l，比較器的輸出Vop=l、Von=0，消除了比較器的亞穩(wěn)態(tài)； . 56.計(jì)數(shù)器輸出的Q=l，使全異步控制環(huán)結(jié)束，DAC輸出高電平，即Start_End=l，結(jié)束比較周期； . 57.重復(fù)步驟SI?S6，進(jìn)入下一個(gè)采樣-比較周期。
【文檔編號(hào)】H03M1/10GK104320138SQ201410433646
【公開日】2015年1月28日 申請(qǐng)日期:2014年8月29日 優(yōu)先權(quán)日:2014年8月29日
【發(fā)明者】譚榮, 向建軍 申請(qǐng)人:成都銳成芯微科技有限責(zé)任公司