占空比校準(zhǔn)電路的制作方法
【專利摘要】一種占空比校準(zhǔn)電路，包括半周期延遲電路、控制信號產(chǎn)生電路以及觸發(fā)電路。所述半周期延遲電路適于對輸入時鐘進(jìn)行半周期延遲處理以產(chǎn)生第一延遲時鐘；所述控制信號產(chǎn)生電路適于根據(jù)所述輸入時鐘產(chǎn)生控制信號，所述控制信號在所述輸入時鐘的觸發(fā)沿時刻為第一電平，否則為第二電平；所述觸發(fā)電路適于根據(jù)所述第一延遲時鐘和所述控制信號產(chǎn)生輸出時鐘，所述輸出時鐘的狀態(tài)在所述第一延遲時鐘的觸發(fā)沿到來時更新為所述第二電平，在所述控制信號為所述第一電平時更新為所述第一電平。本發(fā)明提供的占空比校準(zhǔn)電路穩(wěn)定時間短。
【專利說明】占空比校準(zhǔn)電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，特別涉及一種占空比校準(zhǔn)電路。

【背景技術(shù)】
[0002] 隨著集成電路的工藝更新?lián)Q代和設(shè)計(jì)技術(shù)的不斷革新，芯片的工作速度得以持續(xù) 提高。高速度意味著更苛刻的時序精度，對系統(tǒng)的時鐘性能要求也相應(yīng)提高，其中一個重要 的性能指標(biāo)便是時鐘的占空比。通常來說，一個占空比為百分之五十的時鐘對于數(shù)據(jù)的傳 播最有利。
[0003] 在實(shí)際應(yīng)用中，系統(tǒng)的時鐘往往通過鎖相環(huán)或者延時鎖相環(huán)來產(chǎn)生。由于電路設(shè) 計(jì)本身產(chǎn)生的失配和芯片制造過程中工藝與仿真模型的偏差，經(jīng)過倍頻、同步后產(chǎn)生的時 鐘往往不能保證占空比為百分之五十。另外，在時鐘的傳播過程中，由于傳播鏈路中同樣存 在著系統(tǒng)及工藝的偏差，也將引起時鐘的占空比失調(diào)。特別是在高頻應(yīng)用時，占空比的失調(diào) 甚至?xí)箷r鐘不能正常地翻轉(zhuǎn)，從而造成嚴(yán)重的時序錯誤。因此，在對占空比要求嚴(yán)格的場 合中，加入占空比校準(zhǔn)電路（DDC，Duty Cycle Corrector)是十分必要的。
[0004] 占空比校準(zhǔn)電路被廣泛應(yīng)用于雙倍速率同步動態(tài)隨機(jī)存儲器、雙采樣模數(shù)轉(zhuǎn)換 器、鎖相環(huán)以及時鐘數(shù)據(jù)恢復(fù)等電路中，以產(chǎn)生一個占空比為百分之五十的時鐘，從而保障 系統(tǒng)的正常運(yùn)作和效能的最佳發(fā)揮?，F(xiàn)有技術(shù)中，占空比校準(zhǔn)電路通常采用模擬方式進(jìn)行 校準(zhǔn)。模擬式占空比校準(zhǔn)電路中的檢測方式和調(diào)整方式都是連續(xù)的，因而具有校準(zhǔn)精度高、 可調(diào)頻率范圍寬的優(yōu)點(diǎn)。然而，模擬式占空比校準(zhǔn)電路多采用反饋結(jié)構(gòu)，需要較長的穩(wěn)定時 間，即需要較長時間才能輸出占空比為百分之五十的時鐘。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明解決的是模擬式占空比校準(zhǔn)電路穩(wěn)定時間長的問題。
[0006] 為解決上述問題，本發(fā)明提供一種占空比校準(zhǔn)電路，包括：半周期延遲電路、控制 信號產(chǎn)生電路以及觸發(fā)電路；
[0007] 所述半周期延遲電路適于對輸入時鐘進(jìn)行半周期延遲處理以產(chǎn)生第一延遲時 鐘；
[0008] 所述控制信號產(chǎn)生電路適于根據(jù)所述輸入時鐘產(chǎn)生控制信號，所述控制信號在所 述輸入時鐘的觸發(fā)沿時刻為第一電平，否則為第二電平；
[0009] 所述觸發(fā)電路適于根據(jù)所述第一延遲時鐘和所述控制信號產(chǎn)生輸出時鐘，所述輸 出時鐘的狀態(tài)在所述第一延遲時鐘的觸發(fā)沿到來時更新為所述第二電平，在所述控制信號 為所述第一電平時更新為所述第一電平。
[0010] 可選的，所述控制信號產(chǎn)生電路包括第一 D觸發(fā)器和第一非門電路；
[0011] 所述第一 D觸發(fā)器的時鐘端適于接收所述輸入時鐘，所述第一 D觸發(fā)器的數(shù)據(jù)端 適于接收第一數(shù)據(jù)信號，所述第一 D觸發(fā)器的控制端適于接收所述輸出時鐘，所述第一 D觸 發(fā)器的輸出端連接所述第一非門電路的輸入端，所述第一數(shù)據(jù)信號為所述第二電平；
[0012] 所述第一非門電路的輸出端適于產(chǎn)生所述控制信號。
[0013] 可選的，所述觸發(fā)電路包括第二D觸發(fā)器；
[0014] 所述第二D觸發(fā)器的時鐘端適于接收所述第一延遲時鐘，所述第二D觸發(fā)器的數(shù) 據(jù)端適于接收第二數(shù)據(jù)信號，所述第二D觸發(fā)器的控制端適于接收所述控制信號，所述第 二D觸發(fā)器的輸出端適于產(chǎn)生所述輸出時鐘，所述第二數(shù)據(jù)信號為所述第二電平。
[0015] 可選的，所述第一電平為低電平，所述第二電平為高電平。
[0016] 可選的，所述第一電平為高電平，所述第二電平為低電平。
[0017] 可選的，所述半周期延遲電路包括：狀態(tài)信號產(chǎn)生單元、狀態(tài)控制單元以及 (2XN)個第一延遲單元，N彡1且N為正整數(shù)；
[0018] 所述第一延遲單元的控制端適于接收調(diào)節(jié)信號，所述調(diào)節(jié)信號適于調(diào)節(jié)所述第一 延遲單元的延遲時間，所述第一延遲單元的初始延遲時間根據(jù)Td < T0+(2XN)確定，其 中，Td為所述第一延遲單元的初始延遲時間，T0為所述輸入時鐘的周期；
[0019] 所述（2XN)個第一延遲單元呈串聯(lián)連接結(jié)構(gòu)，第一個第一延遲單元的輸入端 適于接收所述輸入時鐘，第N個第一延遲單元的輸出端適于產(chǎn)生所述第一延遲時鐘，第 (2 XN)個第一延遲單元的輸出端適于產(chǎn)生第二延遲時鐘；
[0020] 所述狀態(tài)信號產(chǎn)生單元適于根據(jù)所述輸入時鐘和所述第二延遲時鐘產(chǎn)生狀態(tài)信 號，所述狀態(tài)信號在所述輸入時鐘的上升沿和所述第二延遲時鐘的上升沿同一時刻到來時 為高電平，否則為低電平；
[0021 ] 所述狀態(tài)控制單元適于根據(jù)所述狀態(tài)信號產(chǎn)生所述調(diào)節(jié)信號，所述調(diào)節(jié)信號在所 述狀態(tài)信號為低電平時控制所述第一延遲單元的延遲時間增加，在所述狀態(tài)信號為高電平 時控制所述第一延遲單元的延遲時間保持不變。
[0022] 可選的，所述狀態(tài)信號產(chǎn)生單元包括第二延遲單元、第三D觸發(fā)器、第四D觸發(fā)器、 第二非門電路以及與門電路，所述第三D觸發(fā)器和所述第四D觸發(fā)器為下降沿D觸發(fā)器；
[0023] 所述第二延遲單元適于對所述輸入時鐘進(jìn)行延遲處理以產(chǎn)生第三延遲時鐘；
[0024] 所述第三D觸發(fā)器的時鐘端適于接收所述輸入時鐘，所述第三D觸發(fā)器的數(shù)據(jù)端 連接所述第四D觸發(fā)器的數(shù)據(jù)端并適于接收所述第二延遲時鐘，所述第三D觸發(fā)器的輸出 端連接所述與門電路的第一輸入端；
[0025] 所述第四D觸發(fā)器的時鐘端適于接收所述第三延遲時鐘，所述第四D觸發(fā)器的輸 出端連接所述第二非門電路的輸入端；
[0026] 所述第二非門電路的輸出端連接所述與門電路的第二輸入端；
[0027] 所述與門電路的輸出端適于產(chǎn)生所述狀態(tài)信號。
[0028] 可選的，所述第一延遲單元為反相器。
[0029] 可選的，所述調(diào)節(jié)信號適于調(diào)節(jié)所述反相器中尾電流源提供的電流值。
[0030] 可選的，所述調(diào)節(jié)信號適于調(diào)節(jié)所述反相器中負(fù)載電容的容值。
[0031] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：
[0032] 本發(fā)明提供的占空比校準(zhǔn)電路，通過對輸入時鐘進(jìn)行半周期延遲獲得第一延遲時 鐘，并采用所述第一延遲時鐘的觸發(fā)沿和所述輸入時鐘的觸發(fā)沿改變觸發(fā)電路的輸出狀 態(tài)。由于所述第一延遲時鐘滯后所述輸入時鐘的時間為所述輸入時鐘的半個周期，因而所 述第一延遲時鐘的觸發(fā)沿和所述輸入時鐘的觸發(fā)沿間隔時間為所述輸入時鐘的半個周期， 也就是說，所述觸發(fā)電路的輸出狀態(tài)每隔所述輸入時鐘的半個周期就改變一次，因此，所述 觸發(fā)電路產(chǎn)生的輸出時鐘的占空比為百分之五十。本發(fā)明提供的占空比校準(zhǔn)電路最多在所 述輸入時鐘的兩個周期內(nèi)產(chǎn)生所述輸出時鐘，縮短了占空比校準(zhǔn)電路的穩(wěn)定時間。
[0033] 本發(fā)明的可選方案中，所述占空比校準(zhǔn)電路采用了 D觸發(fā)器和非門電路實(shí)現(xiàn)，由 于數(shù)字電路從一個工藝到另一個工藝很容易轉(zhuǎn)換，因而所述占空比校準(zhǔn)電路能夠簡單移 植。

【專利附圖】

【附圖說明】
[0034] 圖1是本發(fā)明實(shí)施方式的占空比校準(zhǔn)電路的結(jié)構(gòu)示意圖；
[0035] 圖2是本發(fā)明實(shí)施例提供的一種占空比校準(zhǔn)電路的結(jié)構(gòu)示意圖；
[0036] 圖3是圖2所示的占空比校準(zhǔn)電路的一種工作時序圖；
[0037] 圖4是圖2所示的占空比校準(zhǔn)電路的另一種工作時序圖；
[0038] 圖5是圖2所不的占空比校準(zhǔn)電路的另一種工作時序圖；
[0039] 圖6是圖2所示的占空比校準(zhǔn)電路的另一種工作時序圖；
[0040] 圖7是本發(fā)明實(shí)施例提供的另一種占空比校準(zhǔn)電路的結(jié)構(gòu)示意圖；
[0041] 圖8是圖7所不的占空比校準(zhǔn)電路的一種工作時序圖；
[0042] 圖9是圖7所不的占空比校準(zhǔn)電路的另一種工作時序圖；
[0043] 圖10是圖7所不的占空比校準(zhǔn)電路的另一種工作時序圖；
[0044] 圖11是圖7所不的占空比校準(zhǔn)電路的另一種工作時序圖；
[0045] 圖12是本發(fā)明實(shí)施例提供的一種半周期延遲電路的結(jié)構(gòu)示意圖；
[0046] 圖13是本發(fā)明實(shí)施例提供的一種狀態(tài)信號產(chǎn)生單元的結(jié)構(gòu)示意圖；
[0047] 圖14是本發(fā)明實(shí)施例的狀態(tài)信號產(chǎn)生單元的一種工作時序圖；
[0048] 圖15是本發(fā)明實(shí)施例的狀態(tài)信號產(chǎn)生單元的另一種工作時序圖。

【具體實(shí)施方式】
[0049] 圖1是本發(fā)明實(shí)施方式的占空比校準(zhǔn)電路的結(jié)構(gòu)示意圖，所述占空比校準(zhǔn)電路包 括半周期延遲電路11、控制信號產(chǎn)生電路12以及觸發(fā)電路13。
[0050] 具體地，所述半周期延遲電路11適于對輸入時鐘CKI進(jìn)行半周期延遲處理以產(chǎn)生 第一延遲時鐘CKD1。所述輸入時鐘CKI作為待校準(zhǔn)的時鐘，其占空比是隨機(jī)的，可能小于百 分之五十，也可能大于百分之五十。經(jīng)過所述半周期延遲處理，所述第一延遲時鐘CKD1滯 后于所述輸入時鐘CKI、占空比與所述輸入時鐘CKI的占空比相等，滯后時間為所述輸入時 鐘CKI的半個周期，即所述第一延遲時鐘CKD1的第一個上升沿與所述輸入時鐘CKI的第一 個上升沿間隔時間為所述輸入時鐘CKI的半個周期。
[0051] 所述控制信號產(chǎn)生電路12適于根據(jù)所述輸入時鐘CKI產(chǎn)生控制信號CKC，所述控 制信號CKC在所述輸入時鐘CKI的觸發(fā)沿時刻為第一電平，否則為第二電平。所述第一電 平和所述第二電平為相對的電平，所述第一電平可以為高電平，相應(yīng)地所述第二電平為低 電平；所述第一電平也可以為低電平，相應(yīng)地所述第二電平為高電平。所述輸入時鐘CKI的 觸發(fā)沿可以為所述輸入時鐘CKI的上升沿，也可以為所述輸入時鐘CKI的下降沿，在本發(fā)明 實(shí)施例中將作具體說明。
[0052] 所述觸發(fā)電路13適于根據(jù)所述第一延遲時鐘CKD1和所述控制信號CKC產(chǎn)生輸出 時鐘CK0,所述輸出時鐘CK0的狀態(tài)在所述第一延遲時鐘CKD1的觸發(fā)沿到來時更新為所述 第二電平，所述輸出時鐘CK0的狀態(tài)在所述控制信號CKC為所述第一電平時更新為所述第 一電平。所述第一延遲時鐘CKD1的觸發(fā)沿類型與所述輸入時鐘CKI的觸發(fā)沿類型相同，即 所述輸入時鐘CKI的觸發(fā)沿為所述輸入時鐘CKI的上升沿，則所述第一延遲時鐘CKD1的觸 發(fā)沿為所述第一延遲時鐘CKD1的上升沿；所述輸入時鐘CKI的觸發(fā)沿為所述輸入時鐘CKI 的下降沿，則所述第一延遲時鐘CKD1的觸發(fā)沿為所述第一延遲時鐘CKD1的下降沿。
[0053] 本發(fā)明技術(shù)方案提供的占空比校準(zhǔn)電路，由于所述第一延遲時鐘CKD1滯后所述 輸入時鐘CKI的時間為所述輸入時鐘CKI的半個周期，因而所述第一延遲時鐘CKD1的觸發(fā) 沿和所述輸入時鐘CKI的觸發(fā)沿間隔時間為所述輸入時鐘CKI的半個周期，因而所述輸出 時鐘CK0的狀態(tài)每隔所述輸入時鐘CKI的半個周期就改變一次，因此，所述輸出時鐘CK0的 占空比為百分之五十。本發(fā)明提供的占空比校準(zhǔn)電路最多在所述輸入時鐘CKI的兩個周期 內(nèi)產(chǎn)生所述輸出時鐘CK0,縮短了占空比校準(zhǔn)電路的穩(wěn)定時間。
[0054] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明 的具體實(shí)施例做詳細(xì)的說明。
[0055] 以所述第一電平為低電平、所述第二電平為高電平為例，圖2是本發(fā)明實(shí)施例提 供的一種占空比校準(zhǔn)電路的結(jié)構(gòu)示意圖，所述占空比校準(zhǔn)電路包括半周期延遲電路21、控 制信號產(chǎn)生電路22以及觸發(fā)電路23。
[0056] 在本實(shí)施例中，所述控制信號產(chǎn)生電路22包括第一 D觸發(fā)器221和第一非門電路 222。所述第一 D觸發(fā)器221的時鐘端C1適于接收所述輸入時鐘CKI ;所述第一 D觸發(fā)器 221的數(shù)據(jù)端D適于接收第一數(shù)據(jù)信號，所述第一數(shù)據(jù)信號為所述第二電平，即所述第一數(shù) 據(jù)信號為高電平，通常在數(shù)字電路中，高電平為電源電壓信號、低電平為地電壓信號，因此， 所述第一 D觸發(fā)器221的數(shù)據(jù)端D適于接收電源電壓Vdd ;所述第一 D觸發(fā)器221的控制 端C適于接收所述輸出時鐘CK0 ;所述第一 D觸發(fā)器221的輸出端Q連接所述第一非門電 路222的輸入端；所述第一非門電路222的輸出端適于產(chǎn)生所述控制信號CKC。
[0057] 所述第一 D觸發(fā)器221的觸發(fā)類型根據(jù)所述輸入時鐘CKI的觸發(fā)沿確定：所述輸 入時鐘CKI的觸發(fā)沿為所述輸入時鐘CKI的上升沿，則所述第一 D觸發(fā)器221為上升沿D觸 發(fā)器；所述輸入時鐘CKI的觸發(fā)沿為所述輸入時鐘CKI的下升沿，則所述第一 D觸發(fā)器221 為下升沿D觸發(fā)器。
[0058] 本領(lǐng)域技術(shù)人員知曉，D觸發(fā)器包括帶控制端的D觸發(fā)器和不帶控制端的D觸發(fā) 器。不帶控制端的D觸發(fā)器的輸出狀態(tài)僅在觸發(fā)沿到來時更新為數(shù)據(jù)信號，而帶控制端的D 觸發(fā)器的輸出狀態(tài)不僅在觸發(fā)沿到來時更新為數(shù)據(jù)信號，還在其控制端接收的電平為有效 電平時更新為所述有效電平。在本實(shí)施例中，所述第一 D觸發(fā)器221為帶控制端的D觸發(fā) 器，且所述第一 D觸發(fā)器221的控制端C接收的有效電平為低電平，所述第一數(shù)據(jù)信號為高 電平，因此，所述第一 D觸發(fā)器221的輸出狀態(tài)在所述輸入時鐘CKI的觸發(fā)沿到來時更新為 高電平，所述第一 D觸發(fā)器221的輸出狀態(tài)在所述輸出時鐘CK0為低電平時更新為低電平。
[0059] 所述第一非門電路222對所述第一 D觸發(fā)器221輸出的信號進(jìn)行非處理，產(chǎn)生所 述控制信號CKC，所述控制信號CKC與所述第一 D觸發(fā)器221輸出的信號的狀態(tài)相反，即所 述第一 D觸發(fā)器221輸出的信號為高電平，則所述控制信號CKC為低電平；所述第一 D觸發(fā) 器221輸出的信號為低電平，則所述控制信號CKC為高電平。
[0060] 所述觸發(fā)電路23包括第二D觸發(fā)器231。所述第二D觸發(fā)器231的時鐘端C1適 于接收所述第一延遲時鐘CKD1 ;所述第二D觸發(fā)器231的數(shù)據(jù)端D適于接收第二數(shù)據(jù)信號， 所述第二數(shù)據(jù)信號為所述第二電平，即所述第二數(shù)據(jù)信號為高電平，所述第二D觸發(fā)器231 的數(shù)據(jù)端D適于接收所述電源電壓Vdd ;所述第二D觸發(fā)器231的控制端C適于接收所述 控制信號CKC，即所述第二D觸發(fā)器231的控制端C連接所述第一非門電路222的輸出端； 所述第二D觸發(fā)器231的輸出端Q適于產(chǎn)生所述輸出時鐘CK0。
[0061] 所述第二D觸發(fā)器231的觸發(fā)類型根據(jù)所述第一延遲時鐘CKD1的觸發(fā)沿確定：所 述第一延遲時鐘CKD1的觸發(fā)沿為所述第一延遲時鐘CKD1的上升沿，則所述第二D觸發(fā)器 231為上升沿D觸發(fā)器；所述第一延遲時鐘CKD1的觸發(fā)沿為所述第一延遲時鐘CKD1的下 升沿，則所述第二D觸發(fā)器231為下升沿D觸發(fā)器。在本實(shí)施例中，由于所述輸入時鐘CKI 的觸發(fā)沿和所述第一延遲時鐘CKD1的觸發(fā)沿類型相同，因此，所述第二D觸發(fā)器231和所 述第一 D觸發(fā)器221的觸發(fā)類型一樣。
[0062] 所述第二D觸發(fā)器231的工作原理與所述第一 D觸發(fā)器221的工作原理類似：所 述第二D觸發(fā)器231為帶控制端的D觸發(fā)器，且所述第二D觸發(fā)器231的控制端C接收的 有效電平為低電平，所述第二數(shù)據(jù)信號為高電平，因此，所述輸出時鐘CK0在所述第一延遲 時鐘CKD1的觸發(fā)沿到來時更新為高電平，所述輸出時鐘CK0在所述控制信號CKC為低電平 時更新為低電平。
[0063] 如前所述，所述輸入時鐘CKI的占空比可能小于百分之五十，也可能大于百分之 五十；所述第一 D觸發(fā)器221和所述第二D觸發(fā)器231可以是上升沿D觸發(fā)器，也可以是下 降沿D觸發(fā)器。因此，圖2所示的占空比校準(zhǔn)電路具有多種工作時序。以所述輸入時鐘CKI 的占空比小于百分之五十、所述第一 D觸發(fā)器221和所述第二D觸發(fā)器231是上升沿D觸 發(fā)器為例，圖3是所述占空比校準(zhǔn)電路的工作時序圖。
[0064] 參考圖2和圖3,經(jīng)過所述半周期延遲電路21的半周期延遲處理，所述第一延遲 時鐘CKD1滯后所述輸入時鐘CKI的時間為所述輸入時鐘CKI的半個周期；在所述第一延遲 時鐘CKD1的上升沿時刻，所述輸出時鐘CK0更新為高電平；在所述輸入時鐘CKI的上升沿 時刻，所述第一 D觸發(fā)器221的輸出狀態(tài)更新為高電平；經(jīng)過所述第一非門電路222的非處 理，所述控制信號CKC為低電平，控制所述輸出時鐘CK0更新為低電平；所述輸出時鐘CK0 輸入所述第一 D觸發(fā)器221的控制端C，使所述控制信號CKC更新為高電平，使所述第二D 觸發(fā)器231等待下次觸發(fā)。
[0065] 圖4?圖6是圖2所示的占空比校準(zhǔn)電路的另三種工作時序圖，其中，圖4是所述 輸入時鐘CKI的占空比大于百分之五十、所述第一 D觸發(fā)器221和所述第二D觸發(fā)器231 是上升沿D觸發(fā)器時圖2所示的占空比校準(zhǔn)電路的工作時序；圖4是所述輸入時鐘CKI的 占空比小于百分之五十、所述第一 D觸發(fā)器221和所述第二D觸發(fā)器231是下降沿D觸發(fā) 器時圖2所示的占空比校準(zhǔn)電路的工作時序；圖4是所述輸入時鐘CKI的占空比大于百分 之五十、所述第一 D觸發(fā)器221和所述第二D觸發(fā)器231是下降沿D觸發(fā)器時圖2所示的 占空比校準(zhǔn)電路的工作時序。圖4?圖6的工作時序與圖3類似，在此不再贅述。
[0066] 以所述第一電平為高電平、所述第二電平為低電平為例，圖7是本發(fā)明實(shí)施例提 供的另一種占空比校準(zhǔn)電路的結(jié)構(gòu)示意圖，所述占空比校準(zhǔn)電路包括半周期延遲電路71、 控制信號產(chǎn)生電路72以及觸發(fā)電路73。所述控制信號產(chǎn)生電路72包括第一 D觸發(fā)器721 和第一非門電路722,所述觸發(fā)電路73包括第二D觸發(fā)器731。所述第一 D觸發(fā)器721、所 述第一非門電路722以及所述第二D觸發(fā)器731的結(jié)構(gòu)及功能與圖2中對應(yīng)的模塊類似， 區(qū)別在于：所述第一 D觸發(fā)器721的數(shù)據(jù)端D和所述第二D觸發(fā)器731的數(shù)據(jù)端D接收低 電平數(shù)據(jù)，即所述第一 D觸發(fā)器721的數(shù)據(jù)端D和所述第二D觸發(fā)器731的數(shù)據(jù)端D接地； 所述第一 D觸發(fā)器721的控制端C和所述第二D觸發(fā)器731的控制端C接收的有效電平為 高電平。
[0067] 與圖2所示的占空比校準(zhǔn)電路類似，圖7所示的占空比校準(zhǔn)電路也具有多種工作 時序。以所述輸入時鐘CKI的占空比小于百分之五十、所述第一 D觸發(fā)器721和所述第二 D觸發(fā)器731是上升沿D觸發(fā)器為例，圖8是所述占空比校準(zhǔn)電路的工作時序圖。
[0068] 參考圖7和圖8,經(jīng)過所述半周期延遲電路21的半周期延遲處理，所述第一延遲 時鐘CKD1滯后所述輸入時鐘CKI的時間為所述輸入時鐘CKI的半個周期；在所述第一延遲 時鐘CKD1的上升沿時刻，所述輸出時鐘CK0更新為低電平；在所述輸入時鐘CKI的上升沿 時刻，所述第一 D觸發(fā)器721的輸出狀態(tài)更新為低電平；經(jīng)過所述第一非門電路722的非處 理，所述控制信號CKC為高電平，控制所述輸出時鐘CK0更新為高電平；所述輸出時鐘CK0 輸入所述第一 D觸發(fā)器721的控制端C，使所述控制信號CKC更新為低電平，使所述第二D 觸發(fā)器731等待下次觸發(fā)。
[0069] 圖9?圖11是圖7所示的占空比校準(zhǔn)電路的另三種工作時序圖，其中，圖9是所 述輸入時鐘CKI的占空比大于百分之五十、所述第一 D觸發(fā)器721和所述第二D觸發(fā)器731 是上升沿D觸發(fā)器時圖7所示的占空比校準(zhǔn)電路的工作時序；圖10是所述輸入時鐘CKI的 占空比小于百分之五十、所述第一 D觸發(fā)器721和所述第二D觸發(fā)器731是下降沿D觸發(fā) 器時圖7所示的占空比校準(zhǔn)電路的工作時序；圖11是所述輸入時鐘CKI的占空比大于百分 之五十、所述第一 D觸發(fā)器721和所述第二D觸發(fā)器731是下降沿D觸發(fā)器時圖7所示的 占空比校準(zhǔn)電路的工作時序。圖9?圖11的工作時序與圖8類似，在此不再贅述。
[0070] 本發(fā)明實(shí)施例的占空比校準(zhǔn)電路采用了 D觸發(fā)器和非門電路實(shí)現(xiàn)，由于數(shù)字電路 從一個工藝到另一個工藝很容易轉(zhuǎn)換，因而所述占空比校準(zhǔn)電路能夠簡單移植。
[0071] 圖12是本發(fā)明實(shí)施例的半周期延遲電路的結(jié)構(gòu)示意圖，所述半周期延遲電路包 括狀態(tài)信號產(chǎn)生單元121、狀態(tài)控制單元122以及（2XN)個第一延遲單元：第一延遲單元 D11、…、第一延遲單元D1N、第一延遲單元D1(N+1)、…、第一延遲單元D1(2XN)，N彡1且 N為正整數(shù)。
[0072] 具體地，所述第一延遲單元包括輸入端、輸出端以及控制端，所述第一延遲單元 的控制端適于接收調(diào)節(jié)信號Ctr，所述調(diào)節(jié)信號Ctr適于調(diào)節(jié)所述第一延遲單元的延遲時 間。所述第一延遲單元的初始延遲時間根據(jù)Td < T0+ (2XN)確定，其中，Td為所述第一 延遲單元的初始延遲時間，T0為所述輸入時鐘CKI的周期。所述（2XN)個第一延遲單元 呈串聯(lián)連接結(jié)構(gòu)，即第η個第一延遲單元的輸出端連接第（n+1)個第一延遲單元的輸入端， (2XN);第一個第一延遲單元D11的輸入端適于接收所述輸入時鐘CKI，第N個 第一延遲單元D1N的輸出端適于產(chǎn)生所述第一延遲時鐘CKD1，第（2XN)個第一延遲單元 D1(2XN)的輸出端適于產(chǎn)生第二延遲時鐘CKD2。
[0073] 所述狀態(tài)信號產(chǎn)生單元121適于根據(jù)所述輸入時鐘CKI和所述第二延遲時鐘CKD2 產(chǎn)生狀態(tài)信號Flag。若所述第二延遲時鐘CKD2滯后所述輸入時鐘CKI的時間等于所述輸 入時鐘CKI的一個周期，即所述輸入時鐘CKI的上升沿和所述第二延遲時鐘CKD2的上升沿 同一時刻到來，所述狀態(tài)信號Flag為高電平；若所述第二延遲時鐘CKD2滯后所述輸入時鐘 CKI的時間小于所述輸入時鐘CKI的一個周期，所述狀態(tài)信號Flag為低電平。
[0074] 所述狀態(tài)控制單元122適于根據(jù)所述狀態(tài)信號Flag產(chǎn)生所述調(diào)節(jié)信號Ctr。在所 述狀態(tài)信號Flag為低電平時，即所述第二延遲時鐘CKD2滯后所述輸入時鐘CKI的時間小 于所述輸入時鐘CKI的一個周期時，所述調(diào)節(jié)信號Ctr控制所述第一延遲單元的延遲時間 增加；在所述狀態(tài)信號Flag為高電平時，即所述第二延遲時鐘CKD2滯后所述輸入時鐘CKI 的時間等于所述輸入時鐘CKI的一個周期時，所述調(diào)節(jié)信號Ctr控制所述第一延遲單元的 延遲時間保持不變，因而所述第一延遲時鐘CKD1滯后所述輸入時鐘CKI的時間為所述輸入 時鐘的半個周期。
[0075] 在本實(shí)施例中，所述第一延遲單元可以為反相器。通過調(diào)節(jié)反相器中尾電流源提 供的電流值，或者調(diào)節(jié)反相器中負(fù)載電容的容值，均可以調(diào)節(jié)所述第一延遲單元的延遲時 間。因此，所述狀態(tài)控制單元122根據(jù)所述狀態(tài)信號Flag產(chǎn)生的調(diào)節(jié)信號Ctr可以為控制 電壓或者控制電流，數(shù)字信號轉(zhuǎn)換為模擬信號控制。本領(lǐng)域技術(shù)人員知曉如何將所述狀態(tài) 信號Flag轉(zhuǎn)換為所述調(diào)節(jié)信號Ctr，即知曉所述狀態(tài)控制單元122的具體電路結(jié)構(gòu)，在此不 再贅述。
[0076] 需要說明的是，本發(fā)明技術(shù)方案中的半周期延遲電路可以采用圖12所示的電路 結(jié)構(gòu)，也可以采用現(xiàn)有技術(shù)中的半周期延遲電路，本發(fā)明對此不作限定。
[0077] 圖13是本發(fā)明實(shí)施例的狀態(tài)信號產(chǎn)生單元121的結(jié)構(gòu)示意圖，所述狀態(tài)信號產(chǎn)生 單元121包括第二延遲單元131、第三D觸發(fā)器132、第四D觸發(fā)器133、第二非門電路134 以及與門電路135,所述第三D觸發(fā)器132和所述第四D觸發(fā)器133為下降沿D觸發(fā)器。
[0078] 所述第二延遲單元131適于對所述輸入時鐘CKI進(jìn)行延遲處理以產(chǎn)生第三延遲時 鐘CKD3,所述第三延遲時鐘CKD3滯后所述輸入時鐘CKI的時間可根據(jù)實(shí)際需求進(jìn)行設(shè)置， 只要足以鑒別所述第三延遲時鐘CKD3的時鐘邊沿即可。與所述第一延遲單元類似，所述第 二延遲單元131也可以為反相器。所述第三D觸發(fā)器132的時鐘端C1適于接收所述輸入 時鐘CKI ;所述第三D觸發(fā)器132的數(shù)據(jù)端D連接所述第四D觸發(fā)器133的數(shù)據(jù)端D并適 于接收所述第二延遲時鐘CKD2 ;所述第三D觸發(fā)器132的輸出端Q連接所述與門電路135 的第一輸入端。所述第四D觸發(fā)器133的時鐘端C1適于接收所述第三延遲時鐘CKD3 ;所 述第四D觸發(fā)器133的輸出端Q連接所述第二非門134電路的輸入端。所述第二非門電路 134的輸出端連接所述與門電路135的第二輸入端；所述與門電路135的輸出端適于產(chǎn)生 所述狀態(tài)信號Flag。
[0079] 以所述輸入時鐘CKI的占空比小于百分之五十為例，圖14是所述狀態(tài)信號產(chǎn)生單 元的工作時序圖。在所述輸入時鐘CKI的下降沿時刻，若所述第二延遲時鐘CKD2的下降沿 未到來，即所述第二延遲時鐘CKD2滯后所述輸入時鐘CKI的時間小于所述輸入時鐘CKI的 一個周期，則所述第三D觸發(fā)器132和所述第四D觸發(fā)器133輸出的電平可能存在三種組 合：所述第三D觸發(fā)器132輸出高電平，所述第四D觸發(fā)器133輸出高電平，即數(shù)字信號11 ; 所述第三D觸發(fā)器132輸出低電平，所述第四D觸發(fā)器133輸出高電平，即數(shù)字信號01 ;所 述第三D觸發(fā)器132輸出低電平，所述第四D觸發(fā)器133輸出低電平，即數(shù)字信號00。上 述三種情況，所述與門電路135均輸出低電平，即所述狀態(tài)信號Flag為低電平。在所述輸 入時鐘CKI的下降沿時刻，若所述第二延遲時鐘CKD2的下降沿到來，即所述第二延遲時鐘 CKD2滯后所述輸入時鐘CKI的時間等于所述輸入時鐘CKI的一個周期，則所述第三D觸發(fā) 器132輸出高電平、所述第四D觸發(fā)器133輸出低電平，即數(shù)字信號10。此時，所述與門電 路135輸出高電平，即所述狀態(tài)信號Flag為高電平。
[0080] 以所述輸入時鐘CKI的占空比大于百分之五十為例，圖15是所述狀態(tài)信號產(chǎn)生單 元的工作時序圖。圖15的工作時序圖與圖14的工作時序圖類似，可參考對圖14的描述， 在此不再贅述。
[0081] 雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本 發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所 限定的范圍為準(zhǔn)。
【權(quán)利要求】
1. 一種占空比校準(zhǔn)電路，其特征在于，包括：半周期延遲電路、控制信號產(chǎn)生電路以及 觸發(fā)電路； 所述半周期延遲電路適于對輸入時鐘進(jìn)行半周期延遲處理以產(chǎn)生第一延遲時鐘； 所述控制信號產(chǎn)生電路適于根據(jù)所述輸入時鐘產(chǎn)生控制信號，所述控制信號在所述輸 入時鐘的觸發(fā)沿時刻為第一電平，否則為第二電平； 所述觸發(fā)電路適于根據(jù)所述第一延遲時鐘和所述控制信號產(chǎn)生輸出時鐘，所述輸出時 鐘的狀態(tài)在所述第一延遲時鐘的觸發(fā)沿到來時更新為所述第二電平，在所述控制信號為所 述第一電平時更新為所述第一電平。
2. 如權(quán)利要求1所述的占空比校準(zhǔn)電路，其特征在于，所述控制信號產(chǎn)生電路包括第 一 D觸發(fā)器和第一非門電路； 所述第一 D觸發(fā)器的時鐘端適于接收所述輸入時鐘，所述第一 D觸發(fā)器的數(shù)據(jù)端適于 接收第一數(shù)據(jù)信號，所述第一 D觸發(fā)器的控制端適于接收所述輸出時鐘，所述第一 D觸發(fā)器 的輸出端連接所述第一非門電路的輸入端，所述第一數(shù)據(jù)信號為所述第二電平； 所述第一非門電路的輸出端適于產(chǎn)生所述控制信號。
3. 如權(quán)利要求1所述的占空比校準(zhǔn)電路，其特征在于，所述觸發(fā)電路包括第二D觸發(fā) 器； 所述第二D觸發(fā)器的時鐘端適于接收所述第一延遲時鐘，所述第二D觸發(fā)器的數(shù)據(jù)端 適于接收第二數(shù)據(jù)信號，所述第二D觸發(fā)器的控制端適于接收所述控制信號，所述第二D觸 發(fā)器的輸出端適于產(chǎn)生所述輸出時鐘，所述第二數(shù)據(jù)信號為所述第二電平。
4. 如權(quán)利要求1所述的占空比校準(zhǔn)電路，其特征在于，所述第一電平為低電平，所述第 二電平為高電平。
5. 如權(quán)利要求1所述的占空比校準(zhǔn)電路，其特征在于，所述第一電平為高電平，所述第 二電平為低電平。
6. 如權(quán)利要求1至5任一項(xiàng)所述的占空比校準(zhǔn)電路，其特征在于，所述半周期延遲電 路包括：狀態(tài)信號產(chǎn)生單元、狀態(tài)控制單元以及（2XN)個第一延遲單元，1且N為正整 數(shù)； 所述第一延遲單元的控制端適于接收調(diào)節(jié)信號，所述調(diào)節(jié)信號適于調(diào)節(jié)所述第一延遲 單元的延遲時間，所述第一延遲單元的初始延遲時間根據(jù)Td < T0+ (2XN)確定，其中，Td 為所述第一延遲單元的初始延遲時間，TO為所述輸入時鐘的周期； 所述（2XN)個第一延遲單元呈串聯(lián)連接結(jié)構(gòu)，第一個第一延遲單元的輸入端適于接 收所述輸入時鐘，第N個第一延遲單元的輸出端適于產(chǎn)生所述第一延遲時鐘，第（2XN)個 第一延遲單元的輸出端適于產(chǎn)生第二延遲時鐘； 所述狀態(tài)信號產(chǎn)生單元適于根據(jù)所述輸入時鐘和所述第二延遲時鐘產(chǎn)生狀態(tài)信號，所 述狀態(tài)信號在所述輸入時鐘的上升沿和所述第二延遲時鐘的上升沿同一時刻到來時為高 電平，否則為低電平； 所述狀態(tài)控制單元適于根據(jù)所述狀態(tài)信號產(chǎn)生所述調(diào)節(jié)信號，所述調(diào)節(jié)信號在所述狀 態(tài)信號為低電平時控制所述第一延遲單元的延遲時間增加，在所述狀態(tài)信號為高電平時控 制所述第一延遲單元的延遲時間保持不變。
7. 如權(quán)利要求6所述的占空比校準(zhǔn)電路，其特征在于，所述狀態(tài)信號產(chǎn)生單元包括第 二延遲單元、第三D觸發(fā)器、第四D觸發(fā)器、第二非門電路以及與門電路，所述第三D觸發(fā)器 和所述第四D觸發(fā)器為下降沿D觸發(fā)器； 所述第二延遲單元適于對所述輸入時鐘進(jìn)行延遲處理以產(chǎn)生第三延遲時鐘； 所述第三D觸發(fā)器的時鐘端適于接收所述輸入時鐘，所述第三D觸發(fā)器的數(shù)據(jù)端連接 所述第四D觸發(fā)器的數(shù)據(jù)端并適于接收所述第二延遲時鐘，所述第三D觸發(fā)器的輸出端連 接所述與門電路的第一輸入端； 所述第四D觸發(fā)器的時鐘端適于接收所述第三延遲時鐘，所述第四D觸發(fā)器的輸出端 連接所述第二非門電路的輸入端； 所述第二非門電路的輸出端連接所述與門電路的第二輸入端； 所述與門電路的輸出端適于產(chǎn)生所述狀態(tài)信號。
8. 如權(quán)利要求6所述的占空比校準(zhǔn)電路，其特征在于，所述第一延遲單元為反相器。
9. 如權(quán)利要求8所述的占空比校準(zhǔn)電路，其特征在于，所述調(diào)節(jié)信號適于調(diào)節(jié)所述反 相器中尾電流源提供的電流值。
10. 如權(quán)利要求8所述的占空比校準(zhǔn)電路，其特征在于，所述調(diào)節(jié)信號適于調(diào)節(jié)所述反 相器中負(fù)載電容的容值。
【文檔編號】H03K3/017GK104124945SQ201410353784
【公開日】2014年10月29日 申請日期:2014年7月23日 優(yōu)先權(quán)日:2014年7月23日
【發(fā)明者】陳丹鳳 申請人:上海華虹宏力半導(dǎo)體制造有限公司