多adc數(shù)據(jù)采集系統(tǒng)中單路adc故障診斷及恢復方法
【專利摘要】本發(fā)明公開了一種多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法，該方法為：FPGA自動診斷出通道中的故障ADC，分別對各通道ADC的數(shù)據(jù)更新率fDATA進行監(jiān)測，若FPGA邏輯測得的fDATA值與設定的值不一致則認為故障，反之則正常；FPGA診斷出故障ADC后將對其進行復位，并重新配置該ADC的各項參數(shù)，參數(shù)配置完全參照正常通道的ADC；FPGA在一個恰當?shù)臅r間點向經(jīng)復位、重新配置后的故障ADC發(fā)出模數(shù)轉(zhuǎn)換時刻再調(diào)整命令，就能實現(xiàn)故障ADC與其他正常通道ADC的數(shù)據(jù)輸出同步。本發(fā)明具有快速診斷、可靠性高等特點。
【專利說明】多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于數(shù)據(jù)采集【技術(shù)領(lǐng)域】，尤其涉及一種多通道并行、同步數(shù)據(jù)采集方法。
【背景技術(shù)】
[0002]目前，在慣性測量領(lǐng)域，加速度計被用來測量運動體三維空間的加速度信號，導航信息是由加速度對時間積分得到。加速度對時間進行積分可得到速度，速度再經(jīng)過一次積分可得到位置信息。在對時間積分前，必須保證三個方向上的加速度數(shù)據(jù)是同一時刻的，即時間同步。如果不同步，那么由積分推算出的導航信息就不可靠。在類似這種對多通道同步的數(shù)據(jù)有時間同步要求的場合，數(shù)據(jù)采集系統(tǒng)要做到能夠同步采集各通道數(shù)據(jù)。
[0003]當前主流的多通道同步數(shù)據(jù)采集系統(tǒng)是基于FPGA (FPGA, Field ProgrammableGate Array，現(xiàn)場可編程門陣列)，它具有并行處理、接口豐富以及編程靈活的優(yōu)勢，適合同時采集多路ADC (ADC, Analog-to-Digital Converter,模數(shù)轉(zhuǎn)換器)的數(shù)據(jù)。FPGA通過自身的接口與各通道ADC相連，為各通道ADC提供獨立的采樣控制時序和共同的采樣時鐘。
[0004]對于所述的多通道同步數(shù)據(jù)采集系統(tǒng)，當其中一個通道的ADC發(fā)生諸如單粒子鎖定、異常復位等非破壞性故障時，故障ADC與其他正常ADC就不再同步，導致系統(tǒng)工作異常。對故障ADC進行復位重啟，此時重啟后的ADC與其他正常ADC是不同步的，從而導致FPGA采集到的各通道ADC數(shù)據(jù)不是同一時刻的。因此，實現(xiàn)故障ADC與其他正常通道ADC的重新同步，是多通道同步數(shù)據(jù)采集系統(tǒng)恢復正常的前提。然而，目前并沒有一種有效的方法可以做到在不影響對正常通道ADC數(shù)據(jù)采集的前提下，實現(xiàn)故障恢復后的ADC與其他ADC的重新同步。

【發(fā)明內(nèi)容】

[0005]本發(fā)明克服了現(xiàn)有技術(shù)的不足，提供了一種多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法。該方法能夠自動診斷出故障通道ADC，然后對故障ADC進行復位以及模數(shù)轉(zhuǎn)換時刻再調(diào)整，從而實現(xiàn)故障ADC恢復后與其他正常通道ADC的再次同步。
[0006]為達到上述目的，本發(fā)明采用如下技術(shù)方案:一種多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法，該方法在多ADC同步數(shù)據(jù)采集系統(tǒng)上實現(xiàn)，所述多ADC同步數(shù)據(jù)采集系統(tǒng)由FPGA及多通道ADC組成；所述FPGA作為主控制器與各通道ADC相連，控制各通道ADC同步轉(zhuǎn)換，以及并行、同步采集各通道ADC的數(shù)據(jù)；其特征在于:該方法具體為:所述FPGA自動診斷出通道中的故障ADC，所述FPGA分別對各通道ADC的數(shù)據(jù)更新率fDATA進行監(jiān)測，若FPGA邏輯測得的fDATA值與設定的值不一致則認為故障，反之則正常；所述FPGA診斷出故障ADC后將對其進行復位，并重新配置該ADC的各項參數(shù)，參數(shù)配置完全參照正常通道的ADC ;所述FPGA在一個恰當?shù)臅r間點向經(jīng)復位、重新配置后的故障ADC發(fā)出模數(shù)轉(zhuǎn)換時刻再調(diào)整命令，就能實現(xiàn)故障ADC與其他正常通道ADC的數(shù)據(jù)輸出同步。
[0007]本發(fā)明的有益效果是，本發(fā)明只需單獨對故障ADC進行復位、重新配置以及模數(shù)轉(zhuǎn)換時刻再調(diào)整等操作，不涉及對正常通道ADC模數(shù)轉(zhuǎn)換的干擾，可實現(xiàn)在不影響對正常 通道ADC數(shù)據(jù)采集的前提下，實現(xiàn)故障恢復后的ADC與其他ADC的重新同步。
【專利附圖】

【附圖說明】
[0008]為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面對實施例描述中所需要使用的附圖作一簡單介紹。
[0009]圖1為本發(fā)明實施例提供的基于FPGA的多通道同步數(shù)據(jù)采集系統(tǒng)的結(jié)構(gòu)圖；
圖2為本發(fā)明實施例提供的三路ADC同步采樣的方法的時序圖；XDRDY為ADC器件#1的轉(zhuǎn)換完成標志信號，YDRDY為ADC器件#2的轉(zhuǎn)換完成標志信號，ZDRDY分別為ADC器件#3的轉(zhuǎn)換完成標志信號，低電平有效；Sync Pulse為ADC模數(shù)轉(zhuǎn)換時刻調(diào)整命令；Tads為自轉(zhuǎn)換調(diào)整命令發(fā)出到ADC第一個轉(zhuǎn)換完成標志信號的有效沿出現(xiàn)所需要的時間；fDATA為ADC轉(zhuǎn)換完成標志信號有效沿出現(xiàn)的間隔，即ADC的數(shù)據(jù)更新頻率；
圖3為本發(fā)明實施例提供的故障ADC恢復后的重新同步方法的示意圖；ZSync為ADC器件#3 (故障ADC)的模數(shù)轉(zhuǎn)換時刻調(diào)整命令。
【具體實施方式】
[0010]多通道同步數(shù)據(jù)采集系統(tǒng)由現(xiàn)場可編程門陣列FPGA及多路ADC組成，各個通道ADC是同一型號的；所述FPGA作為主控制器與各通道ADC相連，控制各通道ADC同步轉(zhuǎn)換和米集。
[0011]所述ADC具有轉(zhuǎn)換時刻控制引腳，當該引腳接收到有效觸發(fā)脈沖時，ADC會結(jié)束當前的模數(shù)轉(zhuǎn)換狀態(tài)，開始新一輪的轉(zhuǎn)換；所述ADC每次轉(zhuǎn)換結(jié)束后,都會產(chǎn)生轉(zhuǎn)換完成標志信號；所述ADC正常工作在連續(xù)轉(zhuǎn)換模式下，轉(zhuǎn)換完成標志信號以預先設定的fDATA頻率出現(xiàn)。
[0012]所述FPGA分別對各通道ADC的數(shù)據(jù)更新率fDATA進行監(jiān)測，若FPGA邏輯測得的fDATA值與設定的值不一致則認為故障，反之則正常；所述監(jiān)測方法為:由FPGA邏輯對相鄰兩個轉(zhuǎn)換完成標志信號出現(xiàn)的間隔進行時鐘脈沖計數(shù)，實時計算出fDATA值。
[0013]所述FPGA診斷出故障ADC后將對其進行復位，并重新配置該ADC的各項參數(shù)，參數(shù)配置完全參照正常通道的ADC。
[0014]所述FPGA在一個恰當?shù)臅r間點向故障恢復后的ADC發(fā)出模數(shù)轉(zhuǎn)換調(diào)整命令，就能實現(xiàn)故障恢復后的ADC與其他正常通道ADC的數(shù)據(jù)輸出同步，所述的一個恰當時間點是由反推的方法計算得出的，所述的反推方法描述如下:
FPGA以正常通道ADC的轉(zhuǎn)換完成標志信號的有效沿為計時起點，延時m時間后向故障恢復后的ADC發(fā)出轉(zhuǎn)換調(diào)整命令，
m 值滿足函數(shù)關(guān)系:N*(l/fDATA)= Tads + m (a)
其中，Tads (已知量):自轉(zhuǎn)換調(diào)整命令發(fā)出到ADC第一個轉(zhuǎn)換完成標志信號的有效沿出現(xiàn)所需要的時間；l/fDATA(已知量):為ADC轉(zhuǎn)換完成標志信號有效沿出現(xiàn)的間隔，即ADC的數(shù)據(jù)更新周期；N為正整數(shù)；
根據(jù)函數(shù)關(guān)系式(a)，選擇好N值后就可以反過來算出m值。于是，計算出m值后也就知道了這個恰當?shù)臅r間點。
[0015]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明的一部分實施例，基于本發(fā)明提供的實施例在不作出創(chuàng)造性勞動而獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0016]本發(fā)明實施例提供了一種基于FPGA的多通道同步數(shù)據(jù)并行、同步采集方法，如圖1所示。ADC器件#1、#2、#3號規(guī)格為:ADS1281，F(xiàn)PGA 4與三路ADC直接相連，各通道模擬輸入信號送入各自對應的ADC的器件，由FPGA邏輯來控制各ADC的同步采集，F(xiàn)PGA為各ADC提供統(tǒng)一的采樣時鐘FCLK= 4.096MHZ。
[0017]本發(fā)明實施例提供的一種ADC故障的自診斷技術(shù)，如圖2所示。本實施例中假定ADC器件#3出現(xiàn)故障，ADC器件#1和#2正常。在FPGA中對三路ADC的XDRDY，YDRDY,ZDRDY信號的相鄰兩個下降沿間隔并行進行脈沖計數(shù)。ZDRDY的fDATA值明顯要大于標準值，所以認為ADC器件#3出現(xiàn)故障。
[0018]本發(fā)明實施例提供的一種故障ADC自恢復技術(shù)，如圖3所示，延時m加上Tads的總時間長會等于ADC相鄰兩個轉(zhuǎn)換完成標志信號出現(xiàn)的間隔時間的整數(shù)倍，即m值滿足函數(shù)關(guān)系式N*(l/fDATA)= Tads + m。本實施例中各ADC的數(shù)據(jù)更新率fDATA為16K，felk為采樣時鐘(頻率為4.096MHZ)的周期數(shù)，于是l/fDATA= 256 fclk,同時從ADS1281的技術(shù)文檔中可查到fDATA為16K時對應的Tads = 1672 felk，因此取N=7時，可反推出m= 120 fclk。FPGA邏輯以XDRDY或者YDRDY的下降沿為計時起點，延時120個采樣時鐘周期后向故障ADC發(fā)出模數(shù)轉(zhuǎn)換時刻調(diào)整命令zsync，經(jīng)過7個XDRDY間隔后就能夠?qū)崿F(xiàn)ZDRDY與XDRDY和YDRDY的重新同步。
【權(quán)利要求】
1.一種多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法，該方法在多ADC同步數(shù)據(jù)采集系統(tǒng)上實現(xiàn)，所述多ADC同步數(shù)據(jù)采集系統(tǒng)由FPGA及多通道ADC等組成；所述FPGA作為主控制器與各通道ADC相連，控制各通道ADC同步轉(zhuǎn)換，以及并行、同步采集各通道ADC的數(shù)據(jù)；其特征在于:該方法具體為:所述FPGA自動診斷出通道中的故障ADC，所述FPGA分別對各通道ADC的數(shù)據(jù)更新率fDATA進行監(jiān)測，若FPGA邏輯測得的fDATA值與設定的值不一致則認為故障，反之則正常；所述FPGA診斷出故障ADC后將對其進行復位，并重新配置該ADC的各項參數(shù)，參數(shù)配置完全參照正常通道的ADC ;所述FPGA在一個恰當?shù)臅r間點向經(jīng)復位、重新配置后的故障ADC發(fā)出模數(shù)轉(zhuǎn)換時刻再調(diào)整命令，就能實現(xiàn)故障ADC與其他正常通道ADC的數(shù)據(jù)輸出同步。
2.根據(jù)權(quán)利要求1所述多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法，其特征在于:所述FPGA通過自身的接口與各通道ADC直接相連，為各通道ADC提供統(tǒng)一的采樣時鐘，以及獨立的采樣控制時序。
3.根據(jù)權(quán)利要求1所述多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法，其特征在于:所述FPGA分別對各通道ADC的數(shù)據(jù)更新率fDATA進行監(jiān)測，具體為:所述ADC每次轉(zhuǎn)換結(jié)束后，都會產(chǎn)生轉(zhuǎn)換完成標志信號；所述ADC正常工作在連續(xù)轉(zhuǎn)換模式下，轉(zhuǎn)換完成標志信號以軟件配置好的4-頻率出現(xiàn)；所述ADC的轉(zhuǎn)換完成標志信號直接連到FPGA的I/O管腳上，由FPGA邏輯對相鄰兩個轉(zhuǎn)換完成標志信號出現(xiàn)的間隔進行時鐘脈沖計數(shù)，實時計算出fDATA值。
4.根據(jù)權(quán)利要求1所述多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法，其特征在于:所述FPGA對故障ADC進行復位和重新配置，具體為:所述故障ADC以及其他正常通道ADC的復位引腳分別連到FPGA的I/O管腳上，由FPGA邏輯分別控制各ADC復位；所述故障ADC經(jīng)復位和重新配置后工作在連續(xù)轉(zhuǎn)換模式下，其數(shù)據(jù)更新率fDATA已與正常通道的ADC的一樣，但是數(shù)據(jù)輸出不同步。
5.根據(jù)權(quán)利要求1所述多ADC數(shù)據(jù)采集系統(tǒng)中單路ADC故障診斷及恢復方法，其特征在于:所述FPGA在一個恰當?shù)臅r間點向故障ADC發(fā)出模數(shù)轉(zhuǎn)換調(diào)整命令，就能實現(xiàn)故障恢復后的ADC與其他正常通道ADC的數(shù)據(jù)輸出同步，具體為:所述ADC具有轉(zhuǎn)換時刻控制引腳，所述轉(zhuǎn)換時刻控制引腳直接連到FPGA的I/O管腳上，當FPGA向ADC的轉(zhuǎn)換時刻控制引腳發(fā)送觸發(fā)脈沖時，ADC會結(jié)束當前的模數(shù)轉(zhuǎn)換狀態(tài)，開始新一輪的轉(zhuǎn)換；所述一個恰當時間點是由反推的方法計算得出的，所述的反推方法描述如下=FPGA以正常通道ADC的轉(zhuǎn)換完成標志信號的有效沿為計時起點，延時m時間后向故障恢復后的ADC發(fā)出轉(zhuǎn)換調(diào)整命令，m值滿足函數(shù)關(guān)系:N*(l/fDATA)= Tads + m;其中，Tads為自轉(zhuǎn)換調(diào)整命令發(fā)出到ADC第一個轉(zhuǎn)換完成標志信號的有效沿出現(xiàn)所需要的時間；l/fDATA為ADC轉(zhuǎn)換完成標志信號有效沿出現(xiàn)的間隔，即ADC的數(shù)據(jù)更新周期；N為正整數(shù)；根據(jù)上式選擇好N值后就可以反過來算出m值；于是，計算出m值后也就知道了這個恰當?shù)臅r間點。
【文檔編號】H03M1/10GK103684455SQ201310576706
【公開日】2014年3月26日 申請日期:2013年11月19日 優(yōu)先權(quán)日:2013年11月19日
【發(fā)明者】葉凌云, 宋開臣, 羅云, 黃添添, 朱智娟 申請人:浙江大學