一種寬工作電壓的可配置異步逐次逼近型模數(shù)轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明公開一種寬工作電壓的可配置異步逐次逼近型模數(shù)轉(zhuǎn)換器，其中：電容單元包括與第一上極板連接的上排電容和與第二上極板連接的下排電容；采樣模塊產(chǎn)生第一輸入信號以及第二輸入信號；比較器第一輸入端通過第一上極板接入第一輸入信號，其第二輸入端通過第二上極板接入第二輸入信號；邏輯控制模塊根據(jù)比較器輸出的比較結(jié)果，按照預(yù)設(shè)規(guī)則控制上排電容和下排電容在各自上極板處的電壓；至少一個電容單元，其上排電容和下排電容分別通過各自的精度控制開關(guān)與對應(yīng)的上極板連接；每個精度控制開關(guān)對應(yīng)連接有精度控制電路；精度控制電路根據(jù)外部控制信號導(dǎo)通/斷開其所連接的精度控制開關(guān)。本方案的模數(shù)轉(zhuǎn)換器工作精度可調(diào)，適用性高。
【專利說明】一種寬工作電壓的可配置異步逐次逼近型模數(shù)轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及模數(shù)轉(zhuǎn)換領(lǐng)域，提供一種寬工作電壓的可配置異步逐次逼近型模數(shù)轉(zhuǎn)換器。

【背景技術(shù)】
[0002]在低功耗、性能可調(diào)的設(shè)備，如傳感器網(wǎng)絡(luò)、醫(yī)療可植入元件等，通常需要不同規(guī)格參數(shù)的模數(shù)轉(zhuǎn)換器實現(xiàn)模擬信號到數(shù)字信號的轉(zhuǎn)換。例如:對溫度監(jiān)控需要低采樣率、高精度的模數(shù)轉(zhuǎn)換器；圖像處理需要采用高采樣率、低精度的模數(shù)轉(zhuǎn)換器；能量獲取芯片中需要工作在低電源電壓下的模數(shù)轉(zhuǎn)換器。目前，逐次逼近型模數(shù)轉(zhuǎn)換器由于其高速、結(jié)構(gòu)簡單、面積小、功耗利用率高被廣泛應(yīng)用于各種低功耗系統(tǒng)中，因此針對逐次逼近型模數(shù)轉(zhuǎn)換器的低功耗、低壓、寬工作范圍的設(shè)計顯得尤其重要。


【發(fā)明內(nèi)容】

[0003]本發(fā)明要解決的技術(shù)問題是提供一種能夠調(diào)節(jié)工作精度的模數(shù)轉(zhuǎn)換器。
[0004]為解決上述技術(shù)問題，本發(fā)明的實施例提供一種寬工作電壓的可配置異步逐次逼近型模數(shù)轉(zhuǎn)換器，包括:由多個電容單元構(gòu)成的電容陣列、采樣模塊、比較器和邏輯控制模塊；其中，所述電容單元包括與第一上極板連接的上排電容和與第二上極板連接的下排電容；所述米樣模塊用于產(chǎn)生第一輸入信號以及第二輸入信號；所述比較器的第一輸入端通過第一上極板接入第一輸入信號，所述比較器的第二輸入端通過第二上極板接入第二輸入信號；所述邏輯控制模塊用于根據(jù)比較器輸出的比較結(jié)果，按照預(yù)設(shè)規(guī)則控制上排電容和下排電容在各自上極板處的電壓；其中，
[0005]至少有一個電容單元，其上排電容和下排電容分別通過各自的精度控制開關(guān)與對應(yīng)的上極板連接；每個精度控制開關(guān)對應(yīng)連接有精度控制電路；所述精度控制電路用于根據(jù)外部控制信號導(dǎo)通/斷開其所連接的精度控制開關(guān)。
[0006]其中，所述精度控制電路包括:多個串聯(lián)的升壓電路、NMOS管N1、N2以及PMOS管Pl ;其中
[0007]不少于一個升壓電路與短路開關(guān)并聯(lián)，且首位升壓電路的輸入端接入外部脈沖信號;
[0008]NI的柵極與源極均與末位升壓電路的輸出端連接，用于接入放大后的外部脈沖信號；P1的源極與NI的漏極連接；N2和Pl的柵極相互連接，共同作為所述精度控制電路的輸入端接入外部控制信號；N2和Pl的漏極相互連接，共同作為所述精度控制電路輸出端，并與所述精度控制開關(guān)連接。
[0009]其中，所述模數(shù)轉(zhuǎn)換器還包括:
[0010]時鐘模塊，用于控制所述比較器的工作頻率，其包括選擇器以及多條并聯(lián)且延時時間各不相同的延時電路；
[0011]其中，每個延時電路的輸入端均與比較器的輸出端連接；所述選擇器的輸入端與所述延時電路的輸出端連接，其控制端接入外部選擇信號，其輸出端與所述比較器的控制端連接。
[0012]其中，所述電容陣列由第一電容子陣列以及第二電容子陣列組成；其中，第一電容子陣列以及第二電容子陣列均包括:
[0013]8位順序排列的電容單元；其中，在同一電容單元內(nèi)，其上排電容與下排電容相同；且第6位電容單元、第7位電容單元和第8位電容單元中的上排電容和下排電容均通過各自的精度控制開關(guān)與對應(yīng)的上極板連接；且第I位電容單元的上排電容與下排電容的均為單位電容，其余電容單元的上排電容與下排電容的電容大小為:2K_2XC，K為電容單元的位數(shù)，K ^ 2 ；C為單位電容的大小。
[0014]其中，在所述采樣模塊進行采樣時，所述邏輯控制模塊用于:
[0015]控制所有上排電容的上極板和所有下排電容的上極板接入共模電壓Vcm ；
[0016]控制米樣模塊產(chǎn)生第一輸入信號以及第二輸入信號；
[0017]判斷比較器的比較結(jié)果；
[0018]若所述第一輸入端的輸出小于所述第二輸入端的輸出時，將第一電容子陣列的所有上排電容的上極板接入地電壓GND，其所有下排電容的上極板接入高電壓Vkef ；
[0019]若所述第一輸入端的輸出大于所述第二輸入端的輸出時，將第一電容子陣列的所有上排電容的上極板接入地電壓Vkef，其所有下排電容的上極板接入高電壓GND。
[0020]其中，在所述采樣階段結(jié)束后，所述邏輯控制模塊用于:
[0021]在所述第一電容子陣列中選取一個最低位電容單元作為第一目標電容單元，在所述第二電容子陣列中選取一個最高位電容單元作為第二目標電容單元；
[0022]判斷比較器的比較結(jié)果；若所述第一輸入端的輸出小于所述第二輸入端的輸出時，將第一目標電容單元的上排電容的上極板接Vqi，其下排電容的上極板接Vkef ;若所述第一輸入端的輸出大于所述第二輸入端的輸出時，將第二目標電容單元的上排電容的上極板接GND，其下排電容的上極板接Vkef ；
[0023]判斷當(dāng)前第二目標電容單元是否為所述第二電容子陣列中的最高位；
[0024]若第二目標電容單元是所述第二電容子陣列中的最高位，則結(jié)束工作；
[0025]若第二目標電容單元不是所述第二電容子陣列中的最高位，則在所述第一電容子陣列中，將當(dāng)前第一目標電容單元的上一有效位的電容單元作為新的第一目標電容單元，并在所述第二電容子陣列中，將當(dāng)前第二目標電容單元的下一有效位的電容單元作為新的第二目標電容單元，之后重新判斷比較器的比較結(jié)果。
[0026]其中，邏輯控制模塊具體包括:10個串聯(lián)的邏輯控制子模塊，每個邏輯控制子模塊均包括:
[0027]NMOS 管 N3、N4、N5、N6、N7、N8、N9、N10、N11、N12 ；
[0028]PMOS 管 P2、P3、P4、P5、P6、P7、P8 ;
[0029]第一反向器以及第二反向器；
[0030]其中，P2源極接電源Vdd ;N3柵極接入所述比較器輸出的比較結(jié)果，其漏極與P2的漏極連接；N4的漏極與N3的源極連接；N5的柵極分別與P2和N3的漏極連接，其源極接地；P4的柵極接入所述比較器輸出的比較結(jié)果，其漏極接地，其漏極與N5的漏極連接；P3的柵極分別與P2和N3的漏極連接，其漏極與P4的源極連接；P5的源極接電源VDD，其漏極與第一反向器的輸入端連接；N6的柵極與第一反向器的輸出端連接，其漏極分別與P5的漏極和第一反向器的輸入端連接；P6的源極接入電源VDD，其漏極分別與第一反向器的輸入端、P5的漏極和N6的漏極連接；N7的柵極與所述比較器的CMPP 口連接，其漏極分別與第一反向器的輸入端、P5的漏極、N6的漏極連接以及P6的漏極連接；N8的漏極分別與N6和N7的源極連接；P7的源極接電源VDD，其柵極分別與第一反向器的輸入端、P5的漏極、N6的漏極連接、P6的漏極以及N7的漏極連接；N9的源極與NS的源極連接，其柵極分別與第一反向器的輸入端、P5的漏極、N6的漏極連接、P6的漏極以及N7的漏極連接；N10的柵極與比較器的CMPN 口連接，其源極與N9漏極連接；P8的源極接電源Vdd ；N11的柵極與第二反向器的輸出端連接，其源極分別與NlO的源極和N9的漏極連接，其漏極與P8和第二反向器的輸入端連接；第二反向器的輸入端、Nll的漏極、P8的漏極均分別與P6的漏極、N7的漏極、P7的漏極、NlO的漏極連接；N12的漏極分別與N8和N9的源極連接，其源極接地；
[0031 ] 其中，首位和中間位的邏輯控制子模塊中P2柵極和N4柵極連接，均分別與各自的后一位邏輯控制子模塊中的P4的漏極、N5的漏極、P5的柵極、P8的柵極；且首位的邏輯控制子模塊的P2柵極和N4柵極與所述采樣模塊的輸出端連接。
[0032]本發(fā)明的方案具有以下有益效果:
[0033]本發(fā)明的模數(shù)轉(zhuǎn)換器，可通過精度控制電路配置電容單元的數(shù)量，從而改變模數(shù)轉(zhuǎn)換器的工作精度，因此適用性更強，應(yīng)用范圍更廣闊。

【專利附圖】

【附圖說明】
[0034]圖1為本發(fā)明中寬工作電壓的可配置異步逐次逼近型模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；
[0035]圖2為本發(fā)明中精度控制電路的結(jié)構(gòu)示意圖；
[0036]圖3為本發(fā)明中時鐘模塊的結(jié)構(gòu)示意圖；
[0037]圖4為本發(fā)明提供的一種電容陣列的結(jié)構(gòu)示意圖；
[0038]圖5-7為本發(fā)明中模數(shù)轉(zhuǎn)換器在不同轉(zhuǎn)換精度狀態(tài)下，電容陣列的結(jié)構(gòu)示意圖；
[0039]圖8為本發(fā)明中邏輯控制子模塊的電路結(jié)構(gòu)圖；
[0040]圖9為本發(fā)明中邏輯控制模塊的電路連接圖。

【具體實施方式】
[0041]為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具體實施例進行詳細描述。
[0042]如圖1所示，一種寬工作電壓的可配置異步逐次逼近型模數(shù)轉(zhuǎn)換器，包括:由多個電容單元100構(gòu)成的電容陣列、采樣模塊200、比較器300和邏輯控制模塊400 ;其中，所述電容單元100包括與第一上極板連接的上排電容110和與第二上極板連接的下排電容120 ；所述米樣模塊用于產(chǎn)生第一輸入信號以及第二輸入信號；所述比較器300的第一輸入端通過第一上極板接入第一輸入信號，所述比較器300的第二輸入端通過第二上極板接入第二輸入信號；所述邏輯控制模塊400用于根據(jù)比較器300的輸出的比較結(jié)果，按照預(yù)設(shè)規(guī)則控制上排電容110和下排電容120在各自上極板處的電壓；其中，
[0043]至少有一個電容單元100，其上排電容110和下排電容120分別通過各自的精度控制開關(guān)200與對應(yīng)的上極板連接；每個精度控制開關(guān)200對應(yīng)連接有精度控制電路500 ;所述精度控制電路500用于根據(jù)外部控制信號導(dǎo)通/斷開其所連接的精度控制開關(guān)200。
[0044]本發(fā)明的模數(shù)轉(zhuǎn)換器，可通過精度控制電路500配置電容單元100的數(shù)量，從而改變模數(shù)轉(zhuǎn)換器的工作精度，因此適用性更強，應(yīng)用范圍更廣闊。
[0045]具體地,如圖2所示,在本發(fā)明的上述實施例中,所述精度控制電路500包括:多個串聯(lián)的升壓電路520、NMOS管N1、N2以及PMOS管Pl ;其中
[0046]不少于一個升壓電路520與短路開關(guān)510并聯(lián)，且首位升壓電路520的輸入端接入外部脈沖信號；
[0047]NI的柵極與源極均與末位升壓電路520的輸出端連接，用于接入放大后的外部脈沖信號；P1的源極與NI的漏極連接；N2和Pl的柵極相互連接，共同作為所述精度控制電路500的輸入端接入外部控制信號；N2和Pl的漏極相互連接，共同作為所述精度控制電路500輸出端，并與所述精度控制開關(guān)200連接。
[0048]本實施例考慮到引入精度控制開關(guān)200會對模數(shù)轉(zhuǎn)換器帶來非線性誤差，因此需要引入外部脈沖信號對NI的柵壓進行升壓，而升壓的大小取決于模數(shù)轉(zhuǎn)換器的工作電壓，即模數(shù)轉(zhuǎn)換器的工作電壓越大，對NI柵極的升壓幅度要求越小，反之對NI柵極的升壓幅度要求越大。因此本實施例設(shè)置多個升壓電路520，不少于一個升壓電路520與短路開關(guān)510并聯(lián)，可通過導(dǎo)通短路開關(guān)510使對應(yīng)的升壓電路520短路，從而可以控制外部脈沖信號的升壓幅度，使模數(shù)轉(zhuǎn)換器能夠適應(yīng)更多的工作電壓。需要指出的升壓電路520為電路領(lǐng)域常用電路，其具體結(jié)構(gòu)不唯一，在此不做贅述。
[0049]此外，如圖1所示，為了使模數(shù)轉(zhuǎn)換器能夠擁有多種工作頻率，在本發(fā)明的上述實施例中，所述模數(shù)轉(zhuǎn)換器還包括:時鐘模塊，用于控制所述比較器300的工作頻率，其中如圖3所示，比較器300包括選擇器620以及多條并聯(lián)且延時時間各不相同的延時電路；
[0050]其中，每個延時電路的輸入端均與比較器300的輸出端連接；所述選擇器620的輸入端與所述延時電路的輸出端連接，其控制端接入外部選擇信號，其輸出端與所述比較器300的控制端連接。
[0051]本實施例中的選擇器620可以根據(jù)外部輸入的選擇信號選擇合適的延時電路對比較結(jié)果Valid進行延時，使其到達邏輯控制模塊400的時間得到有效控制，從而改變模數(shù)轉(zhuǎn)換器的工作頻率。具體地，每條延時電路包含不同數(shù)量延時單元610，從而提供多種延時時間，其中的延時單元610為電路領(lǐng)域常用元件，其電路結(jié)構(gòu)不唯一，在此不做贅述。
[0052]此外，本發(fā)明的上述實施例中，還提供了一種具體的電容陣列結(jié)構(gòu)，所述電容陣列由第一電容子陣列I以及第二電容子陣列2組成；其中，第一電容子陣列以及第二電容子陣列均包括:
[0053]8位順序排列的電容單元100 (即C1-C8);其中，在同一電容單元100內(nèi)，其上排電容110與下排電容120相同；且第6位電容單元100、第7位電容單元100和第8位電容單元100中的上排電容110和下排電容120均通過各自的精度控制開關(guān)200與對應(yīng)的上極板連接(其中用于控制精度控制開關(guān)200的精度控制電路500組成精度控制電路500陣列3);且第I位電容單元100的上排電容110與下排電容120的均為單位電容，其余電容單元100的上排電容110與下排電容120的電容大小為:2k_2XC，K為電容單元100的位數(shù)，K ^ 2 ；C為單位電容的大小。
[0054]其中，在所述采樣模塊進行采樣時，所述邏輯控制模塊400按照所述用于:
[0055]控制所有上排電容110的上極板和所有下排電容120的上極板接入共模電壓Vcm ；
[0056]控制米樣模塊產(chǎn)生第一輸入信號以及第二輸入信號；
[0057]判斷比較器300的比較結(jié)果Valid ;
[0058]若所述第一輸入端的輸出小于所述第二輸入端的輸出時，將第一電容子陣列I的所有上排電容110的上極板接入地電壓GND，其所有下排電容120的上極板接入高電壓V.vREF ?
[0059]若所述第一輸入端的輸出大于所述第二輸入端的輸出時，將第一電容子陣列I的所有上排電容110的上極板接入地電壓VKEF，其所有下排電容120的上極板接入高電壓GND。
[0060]其中，在所述采樣階段結(jié)束后，所述邏輯控制模塊400用于:
[0061]在所述第一電容子陣列I中選取一個最低位電容單元100作為第一目標電容單元100，在所述第二電容子陣列2中選取一個最高位電容單元100作為第二目標電容單元100 ；
[0062]判斷比較器300的比較結(jié)果Valid ;若所述第一輸入端的輸出小于所述第二輸入端的輸出時，將第一目標電容單元100的上排電容110的上極板接Vqi，其下排電容120的上極板接Vkef ;若所述第一輸入端的輸出大于所述第二輸入端的輸出時,將第二目標電容單元100的上排電容110的上極板接GND，其下排電容120的上極板接Vkef ；
[0063]判斷當(dāng)前第二目標電容單元100是否為所述第二電容子陣列2中的最高位；
[0064]若第二目標電容單元100是所述第二電容子陣列2中的最高位，則結(jié)束工作；
[0065]若第二目標電容單元100不是所述第二電容子陣列2中的最高位，則在所述第一電容子陣列I中，將當(dāng)前第一目標電容單元100的上一有效位的電容單元100作為新的第一目標電容單元100，并在所述第二電容子陣列2中，將當(dāng)前第二目標電容單元100的下一有效位的電容單元100作為新的第二目標電容單元100，之后重新判斷比較器300的比較結(jié)果 Valid。
[0066]本實施例的邏輯控制模塊400通過預(yù)設(shè)規(guī)則實現(xiàn)了 7-10位工作精度的逐次逼近型模數(shù)轉(zhuǎn)換器，其中，圖5-圖7分別給出了 9位、8位、7位工作模式下模數(shù)轉(zhuǎn)換器工作的原理圖。
[0067]如圖5所示，精度控制開關(guān)200中的Φ1均關(guān)斷，其中第二電容子陣列2中的電容單元C1-C7組成了模數(shù)轉(zhuǎn)換器前7位的電容陣列，而整個第一電容子陣列I單獨組成模數(shù)轉(zhuǎn)換器的第8位電容陣列，從而使得模數(shù)轉(zhuǎn)換器有9位轉(zhuǎn)換精度；同理，如圖6所示，8位工作模式時，精度控制開關(guān)200中的ΦρΦ 2斷開，第二電容子陣列2中的電容單元C1-C6組成了模數(shù)轉(zhuǎn)換器前6位的電容陣列，而整個第一電容子陣列I單獨組成模數(shù)轉(zhuǎn)換器的第7位電容陣列，從而使得模數(shù)轉(zhuǎn)換器有8位轉(zhuǎn)換精度；而7位工作模式下，如圖7所示，精度控制開關(guān)200中的Φρ Φ2、Φ3均斷開，其原理不再贅述。
[0068]此外，針對上述電容陣列結(jié)構(gòu)，本發(fā)明還提供了一種低功耗的邏輯控制模塊400，其包括10個串聯(lián)的邏輯控制子模塊，在模數(shù)裝轉(zhuǎn)換器處于最大精度時，即所有精度控制開關(guān)200閉合狀態(tài)，此時根據(jù)上文提到的預(yù)設(shè)規(guī)則可將第一電容子陣列I作為模數(shù)裝轉(zhuǎn)換器最高位電容陣列(第9位)，第二電容子陣列2中的電容單元分別作為模數(shù)裝轉(zhuǎn)換器第I位-第8位電容陣列，而邏輯控制子模塊的前9位正好對應(yīng)控制模數(shù)轉(zhuǎn)換換器的9位電容陣列的上極板電壓，而第10位邏輯控制子模塊輸出最終轉(zhuǎn)換的信號，當(dāng)模數(shù)裝轉(zhuǎn)換器處于9位精度時，相應(yīng)一個邏輯控制子模塊停止工作，其它情況再次不做贅述。
[0069]其中，如圖8所示，每個邏輯控制子模塊均包括:
[0070]NMOS 管 N3、N4、N5、N6、N7、N8、N9、N10、N11、N12 ；
[0071]PMOS 管 P2、P3、P4、P5、P6、P7、P8 ；
[0072]第一反向器Fl以及第二反向器F2 ；
[0073]其中，P2源極接電源Vdd ；N3柵極(O點)接入所述比較器300輸出的比較結(jié)果Valid，其漏極與P2的漏極連接；N4的漏極與N3的源極連接；N5的柵極分別與P2和N3的漏極連接，其源極接地；P4的柵極接入所述比較器300輸出的比較結(jié)果Valid，其漏極接地，其漏極與N5的漏極連接；P3的柵極分別與P2和N3的漏極連接，其漏極與P4的源極連接；P5的源極接電源VDD，其漏極與第一反向器Fl的輸入端連接；N6的柵極與第一反向器Fl的輸出端連接，其漏極分別與P5的漏極和第一反向器Fl的輸入端連接；P6的源極接入電源VDD，其漏極分別與第一反向器Fl的輸入端、P5的漏極和N6的漏極連接；N7的柵極(V點)與所述比較器300的CMPP 口連接，其漏極分別與第一反向器Fl的輸入端、P5的漏極、N6的漏極連接以及P6的漏極連接；N8的漏極分別與N6和N7的源極連接；P7的源極接電源VDD，其柵極分別與第一反向器Fl的輸入端、P5的漏極、N6的漏極連接、P6的漏極以及N7的漏極連接；N9的源極與NS的源極連接，其柵極分別與第一反向器Fl的輸入端、P5的漏極、N6的漏極連接、P6的漏極以及N7的漏極連接；N10的柵極與比較器300的CMPN 口連接(U點)，其源極與N9漏極連接；P8的源極接電源Vdd ；N11的柵極與第二反向器F2的輸出端連接，其源極分別與NlO的源極和N9的漏極連接，其漏極與P8和第二反向器F2的輸入端連接；第二反向器F2的輸入端、Nll的漏極、P8的漏極均分別與P6的漏極、N7的漏極、P7的漏極、NlO的漏極連接；N12的漏極分別與N8和N9的源極連接，其源極接地；
[0074]其中，首位和中間位的邏輯控制子模塊中P2柵極和N4柵極連接(即圖8中的D點)，均分別與各自的后一位邏輯控制子模塊中的P4的漏極、N5的漏極、P5的柵極、P8的柵極(即圖8中的Q點)；且首位的邏輯控制子模塊的P2柵極和N4柵極與所述采樣模塊的輸出端連接。
[0075]如圖8和圖9所示，當(dāng)采樣模塊輸出高電平的采樣信號(即第一輸入信號以及第二輸入信號)，此時首位邏輯控制子模塊D點處為高電平，N4管導(dǎo)通，同時比較器輸出的比較結(jié)果Valid為低信號，因此Clk點位置的信號被拉低，P3和P4均導(dǎo)通，Q點信號拉高。此時，NI2導(dǎo)通，N7管NlO管別對比較器CMPP輸出的信號和CMPN輸出的信號進行采樣(CMPP、CMPN的即二進制比較結(jié)果0、1)，P6、N8、P7、N9管形成的正反饋結(jié)構(gòu)將采樣的結(jié)果鎖存在P點和N點位置上(每位邏輯控制子模塊的P點和N點輸出的信號用于控制其所對應(yīng)的上排/下排電容在上極板處的電壓，且還用于作為模數(shù)轉(zhuǎn)換器的輸出)。由于采用了鎖存結(jié)構(gòu)，P點和N點能夠在很長的時間內(nèi)儲存電荷，從而使得模數(shù)轉(zhuǎn)換器能夠在低電源電壓、低采樣率下正常工作。加之動態(tài)電路自身的特點，電路沒有任何靜態(tài)功耗，使該邏輯控制子模塊非常適合用于低功耗的電路。其中，第二位的邏輯控制子模塊中的D點與首位邏輯控制子模塊中的Q點連接，接入高電平信號，依此類托，直至末位邏輯控制子模塊中的D也同樣接入高電平信號，并由其Q點輸出最終信號。
[0076]當(dāng)采樣模塊停止輸采樣信號時，首位邏輯控制子模塊的D點處于為低電平，P2導(dǎo)通。此時比較器輸出的比較結(jié)果Valid為高信號，因此Clk點位置的信號被拉高，N5管導(dǎo)通，致使Q點信號被拉低，使得P5和P8導(dǎo)通，此時P點和N點被鎖定在低電平。與此同時，N12始終保持關(guān)斷狀態(tài)，從電源Vdd到地沒有電流通路，因此電路沒有任何靜態(tài)功耗。
[0077]綜上所述，本發(fā)明的實施例能夠?qū)δ?shù)轉(zhuǎn)換器的轉(zhuǎn)換精度、工作頻率實現(xiàn)控制，并且適用于不同工作電流，因此應(yīng)用范圍更加廣闊；進一步地，由于采用本實施例的邏輯控制子模塊可以有效減小模數(shù)轉(zhuǎn)換器的消耗。
[0078]以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種寬工作電壓的可配置異步逐次逼近型模數(shù)轉(zhuǎn)換器，包括:由多個電容單元構(gòu)成的電容陣列、采樣模塊、比較器和邏輯控制模塊；其中，所述電容單元包括與第一上極板連接的上排電容和與第二上極板連接的下排電容；所述采樣模塊用于產(chǎn)生第一輸入信號以及第二輸入信號；所述比較器的第一輸入端通過第一上極板接入第一輸入信號，所述比較器的第二輸入端通過第二上極板接入第二輸入信號；所述邏輯控制模塊用于根據(jù)比較器輸出的比較結(jié)果，按照預(yù)設(shè)規(guī)則控制上排電容和下排電容在各自上極板處的電壓；其特征在于， 至少有一個電容單元，其上排電容和下排電容分別通過各自的精度控制開關(guān)與對應(yīng)的上極板連接；每個精度控制開關(guān)對應(yīng)連接有精度控制電路；所述精度控制電路用于根據(jù)外部控制信號導(dǎo)通/斷開其所連接的精度控制開關(guān)。
2.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述精度控制電路包括:多個串聯(lián)的升壓電路、NMOS管N1、N2以及PMOS管Pl ;其中 不少于一個升壓電路與短路開關(guān)并聯(lián)，且首位升壓電路的輸入端接入外部脈沖信號； NI的柵極與源極均與末位升壓電路的輸出端連接，用于接入放大后的外部脈沖信號；Pl的源極與NI的漏極連接；N2和Pl的柵極相互連接，共同作為所述精度控制電路的輸入端接入外部控制信號；N2和Pl的漏極相互連接，共同作為所述精度控制電路輸出端，并與所述精度控制開關(guān)連接。
3.根據(jù)權(quán)利要求2所述的模數(shù)轉(zhuǎn)換器，其特征在于，還包括: 時鐘模塊，用于控制所述比較器的工作頻率，其包括選擇器以及多條并聯(lián)且延時時間各不相同的延時電路； 其中，每個延時電路的輸入端均與比較器的輸出端連接；所述選擇器的輸入端與所述延時電路的輸出端連接，其控制端接入外部選擇信號，其輸出端與所述比較器的控制端連接。
4.根據(jù)權(quán)利要求3所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述電容陣列由第一電容子陣列以及第二電容子陣列組成；其中，第一電容子陣列以及第二電容子陣列均包括: 8位順序排列的電容單元；其中，在同一電容單元內(nèi)，其上排電容與下排電容相同；且第6位電容單元、第7位電容單元和第8位電容單元中的上排電容和下排電容均通過各自的精度控制開關(guān)與對應(yīng)的上極板連接；且第I位電容單元的上排電容與下排電容的均為單位電容，其余電容單元的上排電容與下排電容的電容大小為:2K_2X C，K為電容單元的位數(shù)，K彡2 ;C為單位電容的大小。
5.根據(jù)權(quán)利要求4所述的模數(shù)轉(zhuǎn)換器，其特征在于，在所述采樣模塊進行采樣時，所述邏輯控制模塊用于: 控制所有上排電容的上極板和所有下排電容的上極板接入共模電壓Vcm ; 控制米樣模塊產(chǎn)生第一輸入信號以及第二輸入信號； 判斷比較器的比較結(jié)果； 若所述第一輸入端的輸出小于所述第二輸入端的輸出時，將第一電容子陣列的所有上排電容的上極板接入地電壓GND，其所有下排電容的上極板接入高電壓Vkef ； 若所述第一輸入端的輸出大于所述第二輸入端的輸出時，將第一電容子陣列的所有上排電容的上極板接入地電壓Vkef，其所有下排電容的上極板接入高電壓GND。
6.根據(jù)權(quán)利要求5所述的模數(shù)轉(zhuǎn)換器，其特征在于，在所述采樣階段結(jié)束后，所述邏輯控制模塊用于: 在所述第一電容子陣列中選取一個最低位電容單元作為第一目標電容單元，在所述第二電容子陣列中選取一個最高位電容單元作為第二目標電容單元； 判斷比較器的比較結(jié)果；若所述第一輸入端的輸出小于所述第二輸入端的輸出時，將第一目標電容單元的上排電容的上極板接Val，其下排電容的上極板接Vkef;若所述第一輸入端的輸出大于所述第二輸入端的輸出時，將第二目標電容單元的上排電容的上極板接GND，其下排電容的上極板接Vkef ； 判斷當(dāng)前第二目標電容單元是否為所述第二電容子陣列中的最高位； 若第二目標電容單元是所述第二電容子陣列中的最高位，則結(jié)束工作； 若第二目標電容單元不是所述第二電容子陣列中的最高位，則在所述第一電容子陣列中，將當(dāng)前第一目標電容單元的上一有效位的電容單元作為新的第一目標電容單元，并在所述第二電容子陣列中，將當(dāng)前第二目標電容單元的下一有效位的電容單元作為新的第二目標電容單元，之后重新判斷比較器的比較結(jié)果。
7.根據(jù)權(quán)利要求6所述的模數(shù)轉(zhuǎn)換器，其特征在于，邏輯控制模塊具體包括:10個串聯(lián)的邏輯控制子模塊，每個邏輯控制子模塊均包括: 匪05管吧、財、陽、恥、町、胳、_、附0、附1、附2 ；
PMOS 管 P2、P3、P4、P5、P6、P7、P8 ; 第一反向器以及第二反向器； 其中，P2源極接電源Vdd ；N3柵極接入所述比較器輸出的比較結(jié)果，其漏極與P2的漏極連接；N4的漏極與N3的源極連接；N5的柵極分別與P2和N3的漏極連接，其源極接地；P4的柵極接入所述比較器輸出的比較結(jié)果，其漏極接地，其漏極與N5的漏極連接；P3的柵極分別與P2和N3的漏極連接，其漏極與P4的源極連接；P5的源極接電源VDD，其漏極與第一反向器的輸入端連接；N6的柵極與第一反向器的輸出端連接，其漏極分別與P5的漏極和第一反向器的輸入端連接；P6的源極接入電源VDD，其漏極分別與第一反向器的輸入端、P5的漏極和N6的漏極連接；N7的柵極與所述比較器的CMPP 口連接，其漏極分別與第一反向器的輸入端、P5的漏極、N6的漏極連接以及P6的漏極連接；N8的漏極分別與N6和N7的源極連接；P7的源極接電源VDD，其柵極分別與第一反向器的輸入端、P5的漏極、N6的漏極連接、P6的漏極以及N7的漏極連接；N9的源極與NS的源極連接，其柵極分別與第一反向器的輸入端、P5的漏極、N6的漏極連接、P6的漏極以及N7的漏極連接；N10的柵極與比較器的CMPN 口連接，其源極與N9漏極連接；P8的源極接電源Vdd ；N11的柵極與第二反向器的輸出端連接，其源極分別與NlO的源極和N9的漏極連接，其漏極與P8和第二反向器的輸入端連接；第二反向器的輸入端、Nll的漏極、P8的漏極均分別與P6的漏極、N7的漏極、P7的漏極、NlO的漏極連接；N12的漏極分別與N8和N9的源極連接，其源極接地； 其中，首位和中間位的邏輯控制子模塊中P2柵極和N4柵極連接，均分別與各自的后一位邏輯控制子模塊中的P4的漏極、N5的漏極、P5的柵極、P8的柵極；且首位的邏輯控制子模塊的P2柵極和N4柵極與所述采樣模塊的輸出端連接。
【文檔編號】H03M1/38GK104242940SQ201310347707
【公開日】2014年12月24日 申請日期:2013年8月9日 優(yōu)先權(quán)日:2013年8月9日
【發(fā)明者】朱樟明, 邱政, 沈易, 楊銀堂, 丁瑞雪 申請人:西安電子科技大學(xué)