一種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的制作方法
【專利摘要】本發(fā)明公開了一種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路，主要用來提高半盲型過采樣數(shù)據(jù)恢復(fù)電路的適用范圍，避免過多連續(xù)字時數(shù)據(jù)恢復(fù)產(chǎn)生誤碼。所述的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路包括由多路平行過采樣電路（11）和鑒頻器FD（12）構(gòu)成的接收器（1）；濾波整形電路（21）、邊沿檢測電路（22）、數(shù)據(jù)恢復(fù)電路（23）、相位信息電路（24）、字節(jié)調(diào)整電路（25）和頻率/相位調(diào)整電路（26）構(gòu)成的數(shù)據(jù)恢復(fù)與頻相控制電路（2），由多相位VCO電路（31）、LPF電路（32）和DAC電路（33）構(gòu)成的反饋電路（3）。經(jīng)過調(diào)整使得采樣時鐘的頻率恰好可以對輸入數(shù)據(jù)進(jìn)行采樣，實(shí)現(xiàn)鎖定，進(jìn)而完成時鐘數(shù)據(jù)恢復(fù)。
【專利說明】一種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路設(shè)計(jì)【技術(shù)領(lǐng)域】，特別是涉及用于串行通信的時鐘數(shù)據(jù)恢復(fù)電路(⑶R )。
【背景技術(shù)】
[0002]時鐘數(shù)據(jù)恢復(fù)電路(CDR)作為接收端的重要組成部分，它負(fù)責(zé)從高速的串行數(shù)據(jù)中提取同步信息，并利用這個同步信息對串行信號采樣恢復(fù)出正確的數(shù)字信號，并對數(shù)據(jù)實(shí)現(xiàn)串并轉(zhuǎn)換。一般而言，串行數(shù)據(jù)在發(fā)送端發(fā)送到傳輸介質(zhì)上時，數(shù)據(jù)信號的特性比較理想。而在接收端，通過傳輸介質(zhì)到達(dá)的數(shù)據(jù)信號被外界噪聲和干擾疊加了。接收端在從串行數(shù)據(jù)中提取數(shù)據(jù)時，必須選擇最佳的采樣判決時刻，從而保證最小的誤碼率。針對這樣的情況，數(shù)據(jù)恢復(fù)電路必須具備一定的抖動容限和抑制噪聲、干擾的能力，高鎖定范圍的時鐘數(shù)據(jù)恢復(fù)電路可以應(yīng)對不同輸入數(shù)據(jù)率的時鐘數(shù)據(jù)恢復(fù)，電路的應(yīng)用范圍就會十分廣泛，應(yīng)用成本就很小。
[0003]半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路就是將相位跟蹤型CDR和過采樣型結(jié)合起來，過采樣型CDR取代了相位跟蹤型CDR中的采樣器。這樣可以克服相位跟蹤型CDR的采樣時間限制。
[0004]一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路基本結(jié)構(gòu)就是如此，輸入信號Din直接連接至多路平行過采樣模塊，然后經(jīng)過環(huán)路進(jìn)行頻率鎖定以及數(shù)據(jù)恢復(fù)。JournalOfSolid-StateCircuits 上于 2007 年發(fā)表的 A3.2Gb/sCDRUsingSem1-BlindOversampIingtoAchieveHighJitter Tolerance 和 A40 - 44Gb/s3X0versamplingCM0SCDR/l:16DEMUX 以及 J0URNAL0F SELECTEDT0PICSINQUANTUMELECTRONICS 上于 2010 年發(fā)表的 5/10-Gb/sBurst-Mode ClockandDataRecoveryBasedonSemibIindOversamplingforPONs: Theoreticaland Experimental 可以看到，這些半盲型過米樣時鐘數(shù)據(jù)恢復(fù)電路的結(jié)構(gòu)基本類似，而所獲得的數(shù)據(jù)率鎖定范圍分別是1.9Gbps-3.5Gbps、39.96Gbps-44.42Gbps、242M，可以看到，相對于其可恢復(fù)的最高數(shù)據(jù)率而言，所得到的鎖定范圍并不高。

【發(fā)明內(nèi)容】

[0005]發(fā)明目的:針對上述現(xiàn)有存在的問題和不足，本發(fā)明的目的是提供一種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路，在一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的多路平行過采樣之前，加上一個鑒頻器(FD)，組成雙環(huán)結(jié)構(gòu)，使之完成對VCO的先粗調(diào)，后微調(diào)，最終完成頻率鎖定以及數(shù)據(jù)恢復(fù)，使電路獲得極高的鎖定范圍。
[0006]技術(shù)方案:本發(fā)明的一種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路包括由多路平行過采樣電路和鑒頻器FD構(gòu)成的接收器；濾波整形電路、邊沿檢測電路、數(shù)據(jù)恢復(fù)電路、相位信息電路、字節(jié)調(diào)整電路和頻率/相位調(diào)整電路構(gòu)成的數(shù)據(jù)恢復(fù)與頻相控制電路，由多相位VCO電路、LPF電路和DAC電路構(gòu)成的反饋電路，[0007]鑒頻器FD的輸入端與輸入信號Din連接，輸出信號up連接到頻率/相位調(diào)整電路的輸入端，頻率/相位調(diào)整電路的輸出端順序通過DAC電路、LPF電路、多相位VCO電路，最后將多相位VCO電路的輸出連回鑒頻器FD組成粗調(diào)環(huán)路；多路平行過采樣電路的輸入端與輸入信號Din連接，輸出端連接濾波整形電路，濾波整形電路輸出端連接邊沿檢測電路，邊沿檢測電路輸出端的一路順序連接相位信息電路、頻率/相位調(diào)整電路、DAC電路、LPF電路、多相位VCO電路，最后將多相位VCO電路連回多路平行過采樣電路組成細(xì)調(diào)環(huán)路；另一路順序連接數(shù)據(jù)恢復(fù)電路、字節(jié)調(diào)整電路完成數(shù)據(jù)恢復(fù)。
[0008]所述鑒頻器電路FD包括順序連接的D觸發(fā)器Dl、D2、D3、D4、D5以及反相器Il ；
輸入信號Din接觸發(fā)器Dl的電平輸入端,觸發(fā)器Dl的信號輸入端D接自身輸出端p，輸出
端Q接觸發(fā)器D2的輸入端D，觸發(fā)器D2的輸出端Q接觸發(fā)器D3的輸入端D，觸發(fā)器D3的輸出端Q接觸發(fā)器D4的輸入端D，觸發(fā)器D4的輸出端Q連接在觸發(fā)器D5的電平輸入端，反相器Il的輸入端連接在觸發(fā)器D2的輸出端Q,反相器Il的輸出端連接在觸發(fā)器D5的輸入端D，最后，將時鐘信號Clk連接至觸發(fā)器D2、D3、D4的電平輸入端。
[0009]本發(fā)明前端加入了鑒頻器FD，組成粗調(diào)環(huán)路，完成對VCO輸出信號的粗調(diào)，使VCO的輸出頻率接近所要鎖定的頻率。
[0010]本發(fā)明采用了雙環(huán)結(jié)構(gòu)，通過對采樣時鐘的粗調(diào)和微調(diào)完成本CDR的頻率鎖定和數(shù)據(jù)恢復(fù)的功能，大大提聞了電路的鎖定范圍。
[0011]本發(fā)明的實(shí)現(xiàn)原理:為了獲得更大的鎖定范圍，在不改變一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的結(jié)構(gòu)以及恢復(fù)邏輯的情況下，加入一個鑒頻器，首先通過這個鑒頻器將VCO的輸出頻率調(diào)整到接近輸入信號數(shù)據(jù)率的一半，兩者之間的頻率差在一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的鎖定范圍之內(nèi)。這樣實(shí)現(xiàn)的時鐘數(shù)據(jù)恢復(fù)電路其鎖定范圍就不再局限在一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的鎖定范圍內(nèi)了。
[0012]有益效果:本發(fā)明通過對一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的結(jié)構(gòu)進(jìn)行改進(jìn)，加入一個鑒頻器，使得時鐘數(shù)據(jù)恢復(fù)電路的鎖定范圍在一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的基礎(chǔ)上大大增加，采用的雙環(huán)結(jié)構(gòu)，一方面可以對VCO實(shí)現(xiàn)先粗調(diào)后微調(diào)，另外一方面，這種結(jié)構(gòu)的實(shí)現(xiàn)特別方便，原來一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路工作方式與改進(jìn)前完全一致，電路改進(jìn)工作量極小。改進(jìn)之前所實(shí)現(xiàn)的一般半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的鎖定范圍是2.8Gbps-3.6Gbps，這種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路可以實(shí)現(xiàn)L 2Gbps-4Gbps的數(shù)據(jù)恢復(fù)，可以看到，其鎖定范圍提升了很多。
【專利附圖】

【附圖說明】
[0013]圖1是本發(fā)明的具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路；
[0014]圖2是本發(fā)明采用的鑒頻器FD的結(jié)構(gòu)。
[0015]圖3是輸入數(shù)據(jù)率為2Gbps時數(shù)據(jù)恢復(fù)結(jié)果。
[0016]圖4是輸入數(shù)據(jù)率為2Gbps時DAC輸出鎖定圖。
[0017]圖5是本發(fā)明采用的多相位VCO的壓控曲線圖。
【具體實(shí)施方式】
[0018]為了進(jìn)一步說明本發(fā)明的優(yōu)勢所在以及具體采取的技術(shù)手段，以下便結(jié)合圖示詳細(xì)說明本發(fā)明的【具體實(shí)施方式】及電路結(jié)構(gòu)。
[0019]圖1示出所構(gòu)成的具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路，其包括由多路平行過采樣電路11和鑒頻器FD12構(gòu)成的接收器I ;濾波整形電路21、邊沿檢測電路22、數(shù)據(jù)恢復(fù)電路23、相位信息電路24、字節(jié)調(diào)整電路25和頻率/相位調(diào)整電路26構(gòu)成的數(shù)據(jù)恢復(fù)與頻相控制電路2，由多相位VCO電路31、LPF電路32和DAC電路33構(gòu)成的反饋電路3。
[0020]鑒頻器FD12的輸入端與輸入信號Din連接，輸出信號up連接到頻率/相位調(diào)整電路26的輸入端，頻率/相位調(diào)整26的輸出端依次連接DAC電路33、LPF電路32、多相位VCO電路31，最后將多相位VCO電路31的輸出連回鑒頻器FD12組成粗調(diào)環(huán)路；多路平行過采樣電路11的輸入端與輸入信號Din連接，輸出端連接濾波整形電路21、邊沿檢測電路22，邊沿檢測電路22輸出端一路順序連接相位信息電路24、頻率/相位調(diào)整電路26、DAC電路33、LPF電路32、多相位VCO電路31，最后將多相位VCO電路31連回多路平行過采樣電路11組成細(xì)調(diào)環(huán)路；另一路順序連接數(shù)據(jù)恢復(fù)電路23、字節(jié)調(diào)整電路25完成數(shù)據(jù)恢復(fù)。
[0021]圖2示出了所加入的鑒頻器FD12的結(jié)構(gòu)，該鑒頻器FD12包括D觸發(fā)器D1、D2、D3、D4、D5以及反相器II。輸入信號Din接觸發(fā)器Dl的電平輸入端，觸發(fā)器Dl的輸入端D接
自身輸出端P，輸出端Q接觸發(fā)器D2的輸入端D，觸發(fā)器D2的輸出端Q接觸發(fā)器D3的輸入端D，觸發(fā)器D3的輸出端Q接觸發(fā)器D4的輸入端D，觸發(fā)器D4的輸出端Q連接在觸發(fā)器D5的電平輸入端，反相器Il的輸入端連接在觸發(fā)器D2的輸出端Q，反相器Il的輸出端連接在觸發(fā)器D5的輸入端D，最后，將時鐘信號Clk連接至觸發(fā)器D2、D3、D4的電平輸入端。
[0022]圖1示出這種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路主要分為接收器1、數(shù)據(jù)恢復(fù)與頻相控制電路2以及反饋電路3三個部分，輸入信號Din首先進(jìn)入接收器中的鑒頻器，通過對輸入信號的頻率檢測，產(chǎn)生up信號，up信號進(jìn)入頻率/相位調(diào)整模塊，最后通過DAC作用于VCO，DAC輸出的初始電壓為最高電壓860mv，此時對應(yīng)的VCO輸出信號的頻率為500MHz，由于是VCO輸出的8個相位差45°的時鐘對輸入信號進(jìn)行4倍過采樣，理論上是對IGbps的輸入信號進(jìn)行過采樣剛剛好，假如輸入信號的數(shù)據(jù)率大于lGbps，如果是2Gbps，則可以通過up信號對DAC的輸出進(jìn)行調(diào)節(jié)，降低其輸出電壓，從而達(dá)到提高VCO輸出頻率的目的，最終將VCO的輸出頻率鎖定在一個范圍(這個范圍由up信號的步長以及鎖定時間決定，適當(dāng)?shù)倪x擇兩者，可以有效的提高電路的連續(xù)字容忍率)，這個過程實(shí)現(xiàn)了對VCO的一個粗調(diào)，此時可以開始進(jìn)行對VCO的一個細(xì)調(diào)以及數(shù)據(jù)的恢復(fù)(如果輸入數(shù)據(jù)率與VCO輸出信號的頻差過大的話將無法對多連續(xù)字輸入信號進(jìn)行正確的數(shù)據(jù)恢復(fù))，此時通過鑒頻器向多路平行過采樣發(fā)出一個開啟信號，然后輸入信號Din進(jìn)行4倍過采樣，每次同時采樣兩位信號，然后對采樣得到的數(shù)據(jù)流進(jìn)行鑒相編碼，一般是先對采樣數(shù)據(jù)流進(jìn)行邊沿檢測，再對采樣數(shù)據(jù)流進(jìn)行編碼，進(jìn)而得到恢復(fù)數(shù)據(jù)以及一些相位信息，把相位信息送入頻率/相位調(diào)整模塊，調(diào)整DAC的輸出電壓，將VCO的輸出頻率鎖定在輸入信號數(shù)據(jù)率的一半，這個過程就是細(xì)調(diào)，此時雙環(huán)結(jié)構(gòu)的作用已經(jīng)完成。對于得到的恢復(fù)數(shù)據(jù)送入字節(jié)調(diào)整模塊中進(jìn)行調(diào)整而后輸出。以上就是這種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路主要工作過程。
[0023]圖3示出了當(dāng)輸入信號Din數(shù)據(jù)率為2Gbps時，數(shù)據(jù)的恢復(fù)情況，從圖中可以看出，恢復(fù)結(jié)果比輸入信號略微滯后，結(jié)果完全正確。這是本電路通過數(shù)?；旌戏抡娴玫降慕Y(jié)果O
[0024]圖4示出了當(dāng)輸入信號Din數(shù)據(jù)率為2Gbps時，DAC的輸出結(jié)果，從圖中可以看出，最終完成了頻率鎖定，由于DAC輸出的是離散信號，所以最終鎖定的時候會有個微幅震蕩，對結(jié)果沒有影響。
[0025]圖5示出了 VCO的壓控曲線圖，從圖中可以看出，當(dāng)DAC的輸出范圍是O?860mv時，VCO的輸出頻率變化是2.02GHz?500MHz，對應(yīng)的理論采樣數(shù)據(jù)率為4.04Gbps?lGbps，對于本高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路的鎖定范圍4Gbps-l.2Gbps而言，有充足的余量。以上僅是本發(fā)明的實(shí)例，不構(gòu)成對本發(fā)明的任何限制，顯然，在本發(fā)明的思想下，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明的技術(shù)方案范圍內(nèi)，可利用上述揭示的技術(shù)內(nèi)容對電路結(jié)構(gòu)及元邏輯思想進(jìn)行適當(dāng)調(diào)整或優(yōu)化，依據(jù)本發(fā)明的技術(shù)是指對以上實(shí)例所作的任何簡單修改、等同變換與修飾，均屬于本發(fā)明技術(shù)方案的范圍。
【權(quán)利要求】
1.一種具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路，其特征在于所述的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路包括由多路平行過采樣電路(11)和鑒頻器FD (12)構(gòu)成的接收器(I);濾波整形電路(21)、邊沿檢測電路(22)、數(shù)據(jù)恢復(fù)電路(23)、相位信息電路(24)、字節(jié)調(diào)整電路(25 )和頻率/相位調(diào)整電路(26 )構(gòu)成的數(shù)據(jù)恢復(fù)與頻相控制電路(2 )，由多相位VCO電路(31)、LPF電路(32)和DAC電路(33)構(gòu)成的反饋電路(3)； 鑒頻器FD (12)的輸入端與輸入信號Din連接，輸出信號up連接到頻率/相位調(diào)整電路(26)的輸入端,頻率/相位調(diào)整電路(26)的輸出端順序通過DAC電路(33)、LPF電路(32)、多相位VCO電路(31)，最后將多相位VCO電路(31)的輸出連回鑒頻器FD (12)組成粗調(diào)環(huán)路；多路平行過采樣電路(11)的輸入端與輸入信號Din連接，輸出端連接濾波整形電路(21)，濾波整形電路(21)輸出端連接邊沿檢測電路(22 )，邊沿檢測電路(22 )輸出端的一路順序連接相位信息電路(24 )、頻率/相位調(diào)整電路(26 )、DAC電路(33 )、LPF電路(32 )、多相位VCO電路(31)，最后將多相位VCO電路(31)連回多路平行過采樣電路(11)組成細(xì)調(diào)環(huán)路；另一路順序連接數(shù)據(jù)恢復(fù)電路(23)、字節(jié)調(diào)整電路(25)完成數(shù)據(jù)恢復(fù)。
2.按照權(quán)利要求1所述的具有高鎖定范圍的半盲型過采樣時鐘數(shù)據(jù)恢復(fù)電路，其特征在于所述鑒頻器電路FD (12)包括順序連接的0觸發(fā)器01、02、03、04、05以及反相器Il ；輸入信號Din接觸發(fā)器Dl的電平輸入端,觸發(fā)器Dl的信號輸入端D接自身輸出端,輸出端Q接觸發(fā)器D2的輸入端D，觸發(fā)器D2的輸出端Q接觸發(fā)器D3的輸入端D，觸發(fā)器D3的輸出端Q接觸發(fā)器D4的輸入端D，觸發(fā)器D4的輸出端Q連接在觸發(fā)器D5的電平輸入端，反相器Il的輸入端連接在觸發(fā)器D2的輸出端Q，反相器11的輸出端連接在觸發(fā)器D5的輸入端D，最后，將時鐘信號Clk連接至觸發(fā)器D2、D3、D4的電平輸入端。
【文檔編號】H03L7/07GK103427830SQ201310343048
【公開日】2013年12月4日 申請日期:2013年8月8日 優(yōu)先權(quán)日:2013年8月8日
【發(fā)明者】張長春, 高寧, 方玉明, 郭宇鋒, 劉蕾蕾 申請人:南京郵電大學(xué)