專利名稱：一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種模數(shù)轉(zhuǎn)換器，特別是涉及一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
逐次逼近寄存器(successive approximation register, SAR)型模擬數(shù)字轉(zhuǎn)換器(Analog to Digital Converter, ADC)是采樣速率低于5Msps (每秒百萬次采樣)的中等至高分辨率應(yīng)用的常見結(jié)構(gòu)。SAR ADC的分辨率一般為8位至16位，具有低功耗、小尺寸等特點(diǎn)。這些特點(diǎn)使該類型ADC具有很寬的應(yīng)用范圍，例如便攜/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號采集等。圖1為目前常見的逐次逼近寄存器型模擬數(shù)字轉(zhuǎn)換器的基本結(jié)構(gòu)圖。如圖1所示，現(xiàn)有技術(shù)中的逐次逼近寄存器型模數(shù)轉(zhuǎn)換器包括:嵌入采樣/保持電路(SH)的數(shù)模轉(zhuǎn)換器(SH&DAC)、比較器(CMP)、SAR(逐次逼近寄存器)以及控制邏輯(Control Logic)，模擬輸入電壓(VIN)輸入至嵌入采樣/保持電路的數(shù)模轉(zhuǎn)換器，SH&DAC輸出端接至比較器CMP的負(fù)輸入端，比較器CMP的正輸入端接VREF/2，輸出端接SAR，SAR輸出模數(shù)轉(zhuǎn)換的結(jié)果，并接至DAC，控制邏輯用于生成整個模塊的控制信號如復(fù)位RST、采樣保持CKS、DAC電容開關(guān)控制信號、比較結(jié)果讀入SAR的時鐘等。圖2為圖1中嵌入采樣/保持電路的SH&DAC及比較器CMP的細(xì)部連接結(jié)構(gòu)圖。以下配合圖2說明現(xiàn)有技術(shù)的SAR ADC的工作原理:開始ADC時，控制邏輯首先產(chǎn)生復(fù)位信號
將開關(guān)N-1、開關(guān)N-2........開關(guān)1、開關(guān)O接通至地進(jìn)行放電；采樣時，采樣保持信號CKS
的高電平接通CKS開關(guān)，電容陣列的公共端(電容上端)接至VREF/2，控制邏輯控制開關(guān)
N-1、開關(guān)N-2........開關(guān)1、開關(guān)O將N個電容的自由端(電容下端)接輸入信號VIN，
這樣在N個電容上形成電壓VN = VREF/2-VIN，采樣保持信號CKS的低電平斷開CKS開關(guān)，
控制邏輯同時控制開關(guān)N-1、開關(guān)N-2........開關(guān)1、開關(guān)O斷開，N個電容保持采樣時采
集的電壓VN = VREF/2-VIN ;第一次比較時，控制邏輯控制MSB電容2Ν_ 的自由端接基準(zhǔn)電壓VREF JfMSB電容2MC的自由端電壓提升為VREF，該電壓經(jīng)由MSB電容2MC與所有低位電容串聯(lián)，在 電容陣列的公共端產(chǎn)生的分壓為(2^0/(2Ν_ +2Ν_2ε+...+2C+C+C)*VREF=VREF/2，則電容陣列的公共端(電容上端)電壓變?yōu)閂Nl = VREF/2-VIN+VREF/2，此即為比較器反相輸入端電壓，而比較器同相輸入端電壓為VP = VREF/2，若VIN> VREF/2，則VNl < VP,比較器輸出為“1”，若VIN< VREF/2，則VNl > VP,比較器輸出為“0”，SAR寄存器記錄該次比較結(jié)果為Dn_1;并根據(jù)Dim控制開關(guān)N-1接通VREF還是接通地GROUND，SDim = “I”則保持開關(guān)N-1接通至VREF，否則接通至地GROUND ;第二次比較時，控制邏輯控制次高位電容2N_2C的自由端接基準(zhǔn)電壓VREF，將次高位電容2N_2C的自由端電壓提升為VREF，該電壓經(jīng)由次高位電容2N_2C與所有其它電容的連接，在電容陣列的公共端產(chǎn)生的分壓與上一次的比較結(jié)果Dim有關(guān)。當(dāng)Dim = I時該次分壓為(2Ν_ +2Ν_20/(2ν_10+2ν_20+...+2C+C+C) *VREF = 3*VREF/4 = l*VREF/2+VREF/4 ;當(dāng) Dim = 0 時該次分壓為(0+2n_2C) / (2ν_10+2ν_20+...+2C+C+C) *VREF = VREF/4 = 0*VREF/2+VREF/4。于是電容陣列的公共端(電容上端)電壓可以寫成VN2 = VREF/^-VIN+DhWREF/^+VREF/I此即為比較器反相輸入端電壓，而比較器同相輸入端電壓為VP = VREF/2，若VIN > DN_1*VREF/2+VREF/4,則VN2 < VP,比較器輸出為“1”，若VIN < D^fVREF/^+VREF/l則VN2 > VP,比較器輸出為“O”，SAR寄存器記錄該次比較結(jié)果為Dn_2，并根據(jù)Dn_2控制開關(guān)N-2接通VREF還是接至地GROUND,若Dn_2 = “ I”則保持開關(guān)N-1接通至VREF，否則接通至地GROUND ；由此類推，直至第N次比較得到最低位Dtl的邏輯值，ADC轉(zhuǎn)換結(jié)束。然而，現(xiàn)有的這種SAR ADC卻存在如下缺點(diǎn):采樣時，所有N+1個電容都連接至輸
入信號VIN上，其總電容Csum = 2^^+2^ +......+2^+2^+0 = 2NC很大，這要求VIN具有
很強(qiáng)的驅(qū)動能力，而很多場合輸入信號是高阻的，沒有多大驅(qū)動能力，因此使用現(xiàn)有技術(shù)的逐次逼近寄存器(SAR)模數(shù)轉(zhuǎn)換器會嚴(yán)重影響模數(shù)轉(zhuǎn)換精度及速率。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的問題，本發(fā)明的主要目的在于提供一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，其通過使用一個比現(xiàn)有技術(shù)的總電容小得多的采樣電容CS，降低對輸入信號的驅(qū)動能力的要求，使得采樣可以在首次估計轉(zhuǎn)換結(jié)束前結(jié)束，這樣可以節(jié)約一個時鐘周期，從而提高轉(zhuǎn)換速率及降低對信號源輸出阻抗的要求。為達(dá)上述及其它目的，本發(fā)明提出一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，至少包括:
采樣保持電路，通過一個比2nC小的采樣電容及一開關(guān)完成對輸入信號的采樣并保持，輸出采樣保持電壓至比較器的第一輸入端；N位數(shù)模轉(zhuǎn)換器，用于將逐次逼近寄存器保存的數(shù)字量化結(jié)果轉(zhuǎn)化為模擬量，其輸出端接比較器的第二輸入端；比較器，用于將該N位數(shù)模轉(zhuǎn)換器轉(zhuǎn)化后的模擬量與該采樣保持電壓進(jìn)行比較，并輸出當(dāng)前對該輸入信號的量化結(jié)果，將結(jié)果寫入逐次逼近寄存器；逐次逼近寄存器，用于保存對該輸入信號的量化結(jié)果，并輸出模數(shù)轉(zhuǎn)換的最終結(jié)果；以及控制邏輯，用于生成整個電路的控制信號。進(jìn)一步地，該采樣電容遠(yuǎn)小于2nC。進(jìn)一步地，該采樣電容可以小至轉(zhuǎn)換電容陣列的一個單位電容。進(jìn)一步地，該采樣電容為5至10倍的單位電容。進(jìn)一步地，該采樣保持電路接該比較器的同相輸入端，該N位數(shù)模轉(zhuǎn)換器接該比較器的反相輸入端。進(jìn)一步地，該N位數(shù)模轉(zhuǎn)換器包括一個由N個按照二進(jìn)制加權(quán)排列的電容和一個空LSB電容組成的陣列，該N個按照二進(jìn)制加權(quán)排列的電容中的每個電容一端接于該比較器的反相輸入端，另一端通過雙向控制開關(guān)與參考電壓或地相接，該空LSB電容一端接于該比較器的反相輸入端，另一端接地。與現(xiàn)有技術(shù)相比，本發(fā)明一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器在采樣保持電路中使用一個比現(xiàn)有技術(shù)總電容(C+C+2C+...+2^C = 2nC)小得多的采樣電容CS對輸入信號進(jìn)行采樣和保持，提高了模數(shù)轉(zhuǎn)換的速率。因為采樣電容CS小則采樣時間會短很多，小的采樣電容CS可以降低對輸入信號的驅(qū)動能力的要求；因為采樣保持電路(SH)和DAC電容處在不同的路徑上，采樣可以在首次估計轉(zhuǎn)換結(jié)束前結(jié)束，這樣可以節(jié)約一個時鐘周期，從而提高轉(zhuǎn)換速率及降低對信號源輸出阻抗的要求。


圖1為目前常見的逐次逼近寄存器型模擬數(shù)字轉(zhuǎn)換器的基本結(jié)構(gòu)圖；圖2為圖1中嵌入采樣/保持電路的DAC及比較器的細(xì)部連接結(jié)構(gòu)圖；圖3為本發(fā)明一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器的電路結(jié)構(gòu)4為本發(fā)明較佳實施例中采樣保持電路、DAC以及比較器的連接細(xì)部結(jié)構(gòu)圖；圖5為圖4之控制邏輯的時序圖；圖6為本發(fā)明較佳實施例之IObit的逐次逼近寄存器型模數(shù)轉(zhuǎn)換器的設(shè)計框圖；圖7為本發(fā)明較佳實施例的控制邏輯的仿真結(jié)果圖；圖8為本發(fā)明較佳實施例中DAC的仿真結(jié)果圖；圖9為本發(fā)明較佳實施例之整片仿真結(jié)果圖。
具體實施例方式以下通過特定的具體實例并結(jié)合

本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過其它不同的具體實例加以施行或應(yīng)用，本說明書中的各項細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離本發(fā)明的精神下進(jìn)行各種修飾與變更。圖3為本發(fā)明一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器的電路結(jié)構(gòu)圖。如圖3所示，本發(fā)明一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，至少包括:采樣保持電路(3 )30^位0么0302、匕匕較器(CMP) 303、SAR304 以及控制邏輯(Control Logic) 305。其中，采樣保持電路301通過一個比現(xiàn)有技術(shù)總電容(C+C+2C+...+2^C = 2NC)小得多的采樣電容CS及開關(guān)K完成對輸入信號VIN的采樣并保持，采樣保持電壓接至比較器302同相輸入端，從電路方面來說，采樣電容CS的值可以小至轉(zhuǎn)換電容陣列的一個單位電容C，考慮到工藝方面的偏差，實際設(shè)計中取5至10倍的C值就已足夠；N位DAC302用于將SAR304保存的數(shù)字量化結(jié)果轉(zhuǎn)化為模擬量以利于模擬輸入VIN的后續(xù)數(shù)字量化，其輸出端接比較器303的反相輸入端；比較器303用于將前期已量化的經(jīng)DAC轉(zhuǎn)化后的模擬量與采樣保持電壓進(jìn)行比較并輸出當(dāng)前對輸入信號VIN的量化結(jié)果，并將結(jié)果寫入SAR304 ；SAR304用于保存對輸入信號VIN的量化結(jié)果，并輸出模數(shù)轉(zhuǎn)換的最終結(jié)果；控制邏輯305控制邏輯用于生成整個電路的控制信號如復(fù)位RST、采樣保持CKS、DAC電容開關(guān)控制信號、比較結(jié)果讀入SAR的時鐘等。圖4為本發(fā)明較佳實施例中采樣保持電路、DAC以及比較器的連接細(xì)部結(jié)構(gòu)圖。如圖4所示，N位DAC302包括一個由N個按照二進(jìn)制加權(quán)排列的電容和一個“空LSB”電容組成的陣列，這N個按照二進(jìn)制加權(quán)排列的電容中的每個電容一端接于比較器303的反相輸入端，另一端通過雙向控制開關(guān)OVpIV2U與參考電壓VREF及地相接，“空LSB”電容一端接于比較器303的反相輸入端，另一端接地。圖5為本發(fā)明圖4中控制邏輯的時序圖，以下將配合圖5進(jìn)一步說明本發(fā)明的工作原理。在采樣時隙(CKS為高)，采樣保持電路(SH) 301完成對輸入信號VIN的采樣并保持，該采樣保持電壓接至比較器同相輸入端；同時，復(fù)位信號RST高電平時將DAC302的自由端接地，對DAC電容放電；接著CKN-1的高電平控制開關(guān)Kim將DAC302的最高位MSB電容的自由端接至VREF，其他DAC電容的自由端接地，這使得DAC302的輸出V(DACOUT) = VREF/2，此輸出接至比較器303的反相輸入端，比較器303工作，若VIN > VREF/2則MSB為“ I ”，否則為“ O ”，此結(jié)果經(jīng)送至SAR304保存；緊接著，CKN-2的高電平控制開關(guān)N-2將次高位DAC電容的自由端接至VREF，其他低位DAC電容的自由端通過相應(yīng)開關(guān)接地，而高位(此時是最高位MSB)則有SAR304保存的內(nèi)容決定接VREF還是地，原則是保存內(nèi)容是高則接VREF，否則接地；如此類推直至完成最低位LSB的輸出，ADC完成。圖6為本發(fā)明較佳實施例之IObit的逐次逼近寄存器型模數(shù)轉(zhuǎn)換器的設(shè)計框圖。圖7為本發(fā)明較佳實施例的控制邏輯的仿真結(jié)果圖，可見，10位的ADC經(jīng)過10次比較最終得到ADC輸出，復(fù)位信號RST和采樣信號在第一次比較結(jié)束前結(jié)束，時序正確。圖8為本發(fā)明較佳實施例中DAC的仿真結(jié)果圖，其顯示正確輸出所需電壓。圖9為本發(fā)明較佳實施例之整片仿真結(jié)果圖，對斜坡電壓掃描，可見設(shè)計正確，輸出為V (d9) V (d8) V (d7) V (d6) v (d5)V (d4) V (d3) V (d2) v(dl) v (dO),隨著輸入電壓低到高,可見輸出是依次增加的?？梢?，本發(fā)明一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器在采樣保持電路中使用一個比現(xiàn)有技術(shù)總電容(C+C+2C+...+2n^C = 2nC)小得多的采樣電容CS對輸入信號進(jìn)行采樣和保持，提高了模數(shù)轉(zhuǎn)換的速率，實驗證明，傳統(tǒng)結(jié)構(gòu)的10位SAR型ADC，采樣階段一般需要2至3個時鐘周期；12位SAR型ADC，采樣階段一般需要4至5個時鐘周期；更高分辨率的ADC其采樣則需要更多的時鐘周期。而采用本發(fā)明的結(jié)構(gòu)，采樣可以只需一個時鐘周期。因為米樣電容CS小則米樣時間會短很多，小的米樣電容CS可以降低對輸入信號的驅(qū)動能力的要求；因為采樣保持電路(SH)和DAC電容處在不同的路徑上，采樣可以在首次估計轉(zhuǎn)換結(jié)束前結(jié)束，這樣可以節(jié)約一個時鐘周期，從而提高轉(zhuǎn)換速率。上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修飾與改變。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng) 如權(quán)利要求書所列。
權(quán)利要求
1.一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，至少包括: 采樣保持電路，通過一個比2NC小的采樣電容及一開關(guān)完成對輸入信號的采樣并保持，輸出米樣保持電壓至比較器的第一輸入端； N位數(shù)模轉(zhuǎn)換器，用于將逐次逼近寄存器保存的數(shù)字量化結(jié)果轉(zhuǎn)化為模擬量，其輸出端接比較器的第二輸入端； 比較器，用于將該N位數(shù)模轉(zhuǎn)換器轉(zhuǎn)化后的模擬量與該采樣保持電壓進(jìn)行比較，并輸出當(dāng)前對該輸入信號的量化結(jié)果，將結(jié)果寫入逐次逼近寄存器； 逐次逼近寄存器，用于保存對該輸入信號的量化結(jié)果，并輸出模數(shù)轉(zhuǎn)換的最終結(jié)果；以及 控制邏輯，用于生成整個電路的控制信號。
2.如權(quán)利要求1所述的一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，其特征在于:該采樣電容遠(yuǎn)小于2nC。
3.如權(quán)利要求1所述的一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，其特征在于:該采樣電容可以小至轉(zhuǎn)換電容陣列的一個單位電容。
4.如權(quán)利要求3所述的一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，其特征在于:該采樣電容為5至10倍的單位電容。
5.如權(quán)利要求1所述的一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，其特征在于:該采樣保持電路接該比較器的同相輸入端，該N位數(shù)模轉(zhuǎn)換器接該比較器的反相輸入端。
6.如權(quán)利要求5所述的一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，其特征在于:該N位數(shù)模轉(zhuǎn)換器包括一個由N個按照二進(jìn)制加權(quán)排列的電容和一個空LSB電容組成的陣列，該N個按照二進(jìn)制加權(quán)排列的電容中的每個電容一端接于該比較器的反相輸入端，另一端通過雙向控制開關(guān)與參考電壓或地相接，該空LSB電容一端接于該比較器的反相輸入端，另一端接地。
全文摘要
本發(fā)明公開了一種逐次逼近寄存器型模數(shù)轉(zhuǎn)換器，其包括采樣保持電路，通過一個比2NC小的采樣電容及一開關(guān)完成對輸入信號的采樣并保持，并輸出采樣保持電壓至比較器的第一輸入端；N位數(shù)模轉(zhuǎn)換器，用于將逐次逼近寄存器保存的數(shù)字量化結(jié)果轉(zhuǎn)化為模擬量，其輸出端接比較器的第二輸入端；比較器，用于將該N位數(shù)模轉(zhuǎn)換器轉(zhuǎn)化后的模擬量與該采樣保持電壓進(jìn)行比較，并輸出當(dāng)前對該輸入信號的量化結(jié)果，將結(jié)果寫入逐次逼近寄存器；逐次逼近寄存器，用于保存對該輸入信號的量化結(jié)果，并輸出模數(shù)轉(zhuǎn)換的最終結(jié)果；以及控制邏輯，用于生成整個電路的控制信號，通過本發(fā)明，可以提高ADC的轉(zhuǎn)換速率及降低對信號源輸出阻抗的要求。
文檔編號H03M1/38GK103152049SQ201310060910
公開日2013年6月12日 申請日期2013年2月26日 優(yōu)先權(quán)日2013年2月26日
發(fā)明者秦義壽 申請人:上海宏力半導(dǎo)體制造有限公司