用于鎖定延遲閉鎖環(huán)路的方法
【專利摘要】一種用于將延遲線同步到參考時鐘的方法和裝置，其包括延遲線，其基于參考時鐘接收時鐘輸入信號并且根據(jù)控制調(diào)整輸出延遲邊沿信號。注入器接收所述參考時鐘的第一上升沿并且響應(yīng)于第一觸發(fā)而發(fā)送所述時鐘輸入信號到所述延遲線。同步器確定所述上升沿已經(jīng)穿過所述延遲線，并且作為響應(yīng)，發(fā)送給所述注入器第二觸發(fā)以發(fā)送所述時鐘輸入信號的下一單一下降沿到所述延遲線。電荷泵確定所述延遲邊沿信號與發(fā)送自所述注入器的參考邊沿信號之間的定時差。所述電荷泵基于所述定時差發(fā)送所述控制信號到所述延遲線以調(diào)整所述延遲線的延遲設(shè)置。
【專利說明】用于鎖定延遲閉鎖環(huán)路的方法
[0001] 本申請要求2011年12月30日提交的美國臨時申請?zhí)?1/581，748和2012年6 月21日提交的美國非臨時申請?zhí)?3/529,671的權(quán)益，其內(nèi)容由此通過參考并入本文如同 完全在本文闡述。 發(fā)明領(lǐng)域
[0002] 本申請涉及鎖定延遲閉鎖環(huán)。
[0003] 發(fā)明背景
[0004] 延遲閉鎖環(huán)（DLL)中的主要功能是提供一種方式來將時間劃分成穩(wěn)定、相等的片 段。這通過采用可變延遲線并將其延遲鎖定到穩(wěn)定時間周期（通常是輸入時鐘的相位或周 期）來完成。由于該DLL的構(gòu)造，混疊問題出現(xiàn)在將延遲線鎖定至輸入時鐘參考中。在一 般情況下，如果延遲線開始的延遲足夠地長于參考時間周期，那么所述延遲線能錯誤地兩 次鎖定到參考延遲或根本無法完全鎖定。因此，大多數(shù)DLL通過開始于最小延遲設(shè)置并然 后讓延遲線放緩、逐漸延伸延遲設(shè)置以匹配參考周期來鎖定。
[0005] 通過最初迫使延遲線至最小延遲，需要的是DLL周圍的電路能夠跟上延遲線產(chǎn)生 的高速邊沿和脈沖。這可以要求DLL周圍的支持電路在比其它方式所需高得多的數(shù)據(jù)速率 下操作。這通常會導致支持電路在延遲線的鎖住周期期間且甚至在延遲鎖定實現(xiàn)后由于對 在最小延遲處的最壞情況開始的過度設(shè)計需要而消耗更多的功率。DLL在最小延遲下的操 作的另一個挑戰(zhàn)是脈沖蒸發(fā)，其在至延遲線的輸入比延遲線可以處理的更快切換時發(fā)生。 發(fā)明概要
[0006] 公開了一種用于鎖定延遲閉鎖環(huán)（DLL)的方法和裝置。這個DLL可從延遲線的任 何起始延遲狀態(tài)（包括最長延遲狀態(tài)，如一個時鐘周期或更大）實現(xiàn)延遲鎖定。注入器只 允許參考時鐘的單個邊沿進入延遲線，其輸出然后通過同步器同步到參考時鐘。在第一邊 沿已經(jīng)過延遲線并已同步之后，另一邊沿被允許進入延遲線。一旦鎖定到期望的參考周期 被建立，參考時鐘的所有邊沿就被允許進入延遲線。
[0007] 附圖簡述
[0008] 圖1示出延遲閉鎖環(huán)電路的示例性功能框圖；
[0009] 圖2示出圖1中所示的電路元件所產(chǎn)生的輸出信號的上升沿和下降沿的示例性定 時圖；
[0010] 圖3示出用于確定分數(shù)延遲上升沿傳播的抽頭延遲線的示例性功能框圖；
[0011] 圖4示出圖3中所示的抽頭延遲線的上升沿和下降沿的示例性定時圖；
[0012] 圖5示出包括觸發(fā)式同步器輸出信號以維持與參考時鐘上升沿同步的延遲閉鎖 環(huán)電路的示例性功能框圖；
[0013] 圖6A-圖6C示出圖5中所示的同步器的上升沿和下降沿的示例性定時圖；以及
[0014] 圖7示出其中一個或多個公開的實施方案可以被實現(xiàn)的示例性設(shè)備的框圖。

【具體實施方式】
[0015] 現(xiàn)在參照圖1和圖2描述第一實施方案。圖1示出示例性延遲閉鎖環(huán)（DLL)電路 100,其確保時鐘脈沖的一個且僅一個上升沿被注入到延遲線101。DLL電路100還包括注入 器102、鑒相器103、電荷泵104以及同步器105。DLL電路100被配置為進行操作，使得初始 延遲可以被設(shè)置為最大值并通過迭代調(diào)整，該延遲可以被減小直到值中的鎖定被實現(xiàn)。此 避免當將初始延遲設(shè)置為最低值（即，最初盡可能快地操作DLL)時遇到的上述問題。該參 考時鐘111信號是DLL電路100的時鐘輸入并由注入器102控制，直到鑒相器103和同步 器105確定已使用控制信號119對該延遲線101進行了正確調(diào)整的這樣的時間。雖然注入 器102控制參考時鐘111信號，但是在等待DLL電路分析延遲線101對時鐘輸入114信號 脈沖的同步后，只有單一上升沿或單一下降沿作為時鐘輸入114信號被發(fā)送到延遲線101。 一旦延遲線101已被調(diào)整到可接受的延遲并且被正確地同步，延遲設(shè)置就可以被鎖定，且 注入器102可以放棄對參考時鐘111的控制，從而允許參考時鐘111直接驅(qū)動延遲線101。 該過程在下文進一步詳細解釋。
[0016] 圖2不出用于DLL電路100中的各種輸入和輸出信號的不例性信號脈沖定時圖 200。定時圖200包括上升沿同步201 (示出為針對參考時鐘111的脈沖1-5發(fā)生）和下降 沿同步202 (示出為針對參考時鐘111的脈沖6-8發(fā)生），其指的是被輸入到延遲線101的 時鐘輸入信號114的單脈沖。
[0017] 注入器102接收參考時鐘信號111且將單一邊沿作為時鐘輸入信號114注入延 遲線101。這允許DLL電路100在上升沿同步201期間使用如來自注入器102的參考邊沿 115所示的對應(yīng)上升沿來執(zhí)行延遲信號延遲邊沿116與參考時鐘信號111之間的同步。同 樣，對于下降沿同步202,處理參考邊沿115的下降沿和延遲邊沿信號116的下降沿。鑒相 器103和同步器105確定參考邊沿115和延遲邊沿116之間的相位差，且電荷泵104產(chǎn)生 控制信號119來調(diào)整延遲線101中的延遲。這個過程現(xiàn)將更為詳細地呈現(xiàn)。
[0018] 參考時鐘信號111是輸入系統(tǒng)時鐘信號，DLL電路100根據(jù)其產(chǎn)生單位延遲脈沖， 或者使用延遲線內(nèi)的特定抽頭作為參考點產(chǎn)生可能是分數(shù)的延遲。起始鎖定信號112啟動 同步器105處的DLL處理，如參考時鐘111的脈沖1所示，這將觸發(fā)再次（AGAIN)信號113， 在脈沖2期間的某個實例。一旦注入器102接收再次信號113,并且在參考時鐘111的下一 個上升沿（脈沖3)上時，時鐘輸入信號114的上升沿被發(fā)送到延遲線101，示出與參考時鐘 111脈沖3的上升沿同步。時鐘輸入信號114的上升沿可以在注入器102處使用再次113 和參考時鐘111信號的與門或與非門邏輯來觸發(fā)?；蛘?，時鐘輸入信號114的上升沿可以 由參考時鐘111的下降沿（如參考時鐘111的脈沖3的下降沿）觸發(fā)。
[0019] 對于設(shè)計用于1.0個時鐘周期延遲的延遲線101，一個時鐘周期的延遲被注入器 102添加到時鐘輸入信號114用于設(shè)置參考邊沿信號115的邊沿并用于發(fā)送參考邊沿信號 115到鑒相器103,如待分析用于設(shè)置延遲調(diào)整的第一上升沿。在延遲線101根據(jù)延遲線 101的當前設(shè)置將延遲添加到時鐘輸入信號114之后，延遲邊沿脈沖116被產(chǎn)生，包括各種 因素（如溫度和電壓波動）引起的誤差。延遲邊沿116的上升沿被示出在參考時鐘111的 脈沖5期間發(fā)生。
[0020] 鑒相器103接收延遲邊沿信號116的脈沖，并且現(xiàn)在可以比較它與參考邊沿信號 115,使得相位差可以被確定。要做到這一點，在接收到參考邊沿信號115時，PD_UP信號117 被觸發(fā)，如參考時鐘111脈沖4的上升沿所示。延遲邊沿脈沖116觸發(fā)PD_DOWN脈沖118， 如參考時鐘脈沖5的下降沿所示。因此，在這個例子中測得的相位差會是1. 5個時鐘周期 (即，5. 5和4. 0之間的差）。注意，在本說明書中為了簡單和方便起見，圖2被描繪具有以 0. 5時鐘周期間隔發(fā)生的脈沖。實際延遲邊沿116的邊沿（且因此，PD_DOWN 118的邊沿） 可能以分數(shù)時鐘周期分辨率發(fā)生，這針對任何分數(shù)延遲值在鑒相器103是可檢測的。
[0021] 回想一下，參考邊沿信號115具有從時鐘輸入114脈沖添加的一個時鐘周期延遲。 這允許鑒相器103進行相位差計算以處理恰好一個時鐘周期的延遲。例如，當延遲恰好為 一個周期時，參考邊沿115和延遲邊沿116發(fā)生在同一時間，且因此信號PD_UP 117和PD_ DOWN 118也是如此，以產(chǎn)生零相位差。因此，參考邊沿信號115為時鐘輸入信號114提供緩 沖，從而允許時鐘脈沖的處理和延遲同步的額外控制。或者，DLL電路100可以被修改為省 略參考邊沿信號115,代而允許注入器102直接發(fā)送時鐘輸入信號114到鑒相器103。
[0022] 當鑒相器103已檢測到延遲邊沿116的上升沿和參考邊沿115的上升沿兩者時， PD_UP信號117和PD_D0WN信號118被允許復位到0,由參考時鐘111的脈沖5期間的 復位203所示。隨著鑒相器103的復位，它準備好在下降沿同步202期間執(zhí)行下一相位檢 測。
[0023] 電荷泵104接收PD_UP信號117和PD_D0WN信號118、將它們之間的定時差分析作 為延遲線101誤差并產(chǎn)生控制信號119,其是到延遲線101的調(diào)整信號以減慢或加快輸出信 號延遲邊沿116(即，延長添加到時鐘輸入信號114的延遲或縮短添加到時鐘輸入信號114 的延遲）。
[0024] 同步器105也從鑒相器102接收PD_UP信號117和PD_D0WN信號118。當檢測到 PD_UP信號117和PD_D0WN信號118兩者時，同步器105確定時鐘輸入信號114的上升沿同 步已被完全處理。然后，再次信號113可以被復位到0,如參考時鐘111的脈沖5期間所示， 且然后在一段時間之后設(shè)置為1，其允許將再次信號降低亞穩(wěn)態(tài)（demetastabilization) 到參考時鐘111的時鐘域，其由脈沖6或參考時鐘111期間的陰影區(qū)域所示。一旦再次信 號113變?yōu)橹?，時鐘輸入信號114下降沿就可以被觸發(fā)以開始下降沿同步202。
[0025] 在下降沿同步202期間，注入器102在接收到觸發(fā)再次信號113時將參考時鐘信 號111的下一個上升沿傳遞到延遲線101。這會觸發(fā)時鐘輸入信號114的下降沿，示出為發(fā) 生在參考時鐘111的下一個上升沿（脈沖7)?；蛘?，時鐘輸入信號114的下降沿可在參考 時鐘111的下降沿（如脈沖6或7)觸發(fā)。如同時鐘輸入信號114的上升沿，時鐘輸入信號 114的下降沿可通過注入器102中的相同與門或與非門邏輯控制。通過在下降沿發(fā)送之前 等待時鐘輸入信號114的第一個上升沿退出DL 101，避免了時鐘信號由于運行DL 101太快 導致的脈沖蒸發(fā)。延遲邊沿116的上升沿表示時鐘輸入114的上升沿已被注入DL 101，且 已被處理以產(chǎn)生延遲邊沿116信號脈沖。
[0026] 跟隨時鐘輸入信號114的下降沿，在延遲等于延遲線101的目標延遲（在這個實 例中如1. 0個時鐘脈沖延遲示出）之后，注入器102發(fā)送參考邊沿信號115脈沖的下降沿 到鑒相器103,如待分析用于設(shè)置延遲調(diào)整的第一下降沿。在延遲線101根據(jù)延遲線101的 當前設(shè)置以及任何前述固有誤差將延遲添加到時鐘輸入信號114之后，延遲邊沿脈沖116 的下降沿被產(chǎn)生，如示出發(fā)生在參考時鐘111的脈沖8期間。鑒相器103接收延遲邊沿信 號116的下降沿，并且現(xiàn)在可以比較它與參考邊沿信號115的下降沿，使得相位差可以被確 定。要做到這一點，在接收到參考邊沿信號115時，脈沖PD_UP 117被觸發(fā)，如在參考時鐘 111脈沖8的上升沿所示。延遲邊沿脈沖116觸發(fā)脈沖PD_DOWN 118。當鑒相器103檢測 出延遲邊沿116的上升沿和參考邊沿115的上升沿兩者時，脈沖PD_UP 117和脈沖PD_DOWN 118再次復位到零，由參考時鐘111的脈沖8期間Η)復位204所示。隨著鑒相器103的這 個復位，它已準備好執(zhí)行下一個相位檢測。
[0027] 應(yīng)當注意的是，圖2示出示例性定時圖，其中脈沖PD_UP 117在脈沖PD_D0WN 118 之前。然而，也可能有脈沖PD_D0WN 118發(fā)生在脈沖PD_UP 117之前的實例，其將表明，延遲 線101運行比必要的更快。這樣的情況會由具有增益值設(shè)置為高值的電荷泵104引起，其中 控制信號119過沖期望的延遲值控制。在檢測到大約一個時鐘周期或更少的延遲時，參考 時鐘111可以進入延遲線101而不必擔心延遲線101中的脈沖蒸發(fā)。脈沖蒸發(fā)可能會在至 延遲線101的輸入比延遲線101可以處理的更快切換時發(fā)生。例如，考慮具有8個延遲元 件的延遲線101，其中延遲線101的總延遲是2個單位間隔（2Π)賦予每延遲元件0. 25Π 延遲。具有1UI持續(xù)時間的脈沖具有脈沖寬度對延遲元件的比率1/0. 25 = 4,這是保證不 蒸發(fā)的。在這個比率4減小到1時，脈沖會蒸發(fā)掉而不是經(jīng)過。例如，如果脈沖持續(xù)時間被 定義為0. 5UI，則該比率變?yōu)?. 5/0. 25 = 2,這是脈沖蒸發(fā)的閾值。對于3Π的延遲線，該 比率變?yōu)?. 5八3/8) = 1. 33,且如果參考時鐘信號被允許直接進入延遲線101，則脈沖蒸發(fā) 將發(fā)生。
[0028] 可替代地，為了避免過沖（即，負相位），電荷泵104可以用較低的增益值設(shè)置，使 得調(diào)整延遲線在鑒相器103產(chǎn)生PD_UP 117和PD_D0WN 118之間的相位差，其漸近趨于零 (即，永遠不會達到0值，且脈沖PD_D0WN 118永遠不會在脈沖PD_UP 117之前發(fā)生，除非有 抖動存在于參考時鐘中）。
[0029] 注入器102不發(fā)送時鐘輸入信號114的另一上升沿到延遲線101，直到參考邊沿 信號115的完整脈沖（即一個上升沿和一個下降沿）由同步器105檢測到（接收作為脈沖 PD_UP 117)。通過延遲注入第二時鐘輸入114脈沖直到第一時鐘輸入脈沖114已經(jīng)穿過延 遲線101后，總延遲上沒有歧義且它避免了 2、3或4次錯誤鎖定到參考時鐘111的周期。
[0030] 對于上升沿同步201和下降沿同步202這兩者，鎖定檢測信號121被生成用于指 示檢測到延遲線101已被調(diào)整到足夠快以允許參考時鐘信號111成為延遲線101的直接輸 入且保證將不會發(fā)生脈沖蒸發(fā)的延遲設(shè)置。鎖定檢測信號121也指示連續(xù)參考時鐘信號 111可以成為延遲線101的直接和連續(xù)輸入，而無需注入器102在某個時間發(fā)送一個邊沿。
[0031] 一旦延遲邊沿116和參考邊沿115之間的相位差已經(jīng)達到預(yù)定閾值，例如0Π或 更少，同步器105就確定鎖定檢測狀況。此閾值在電荷泵104的增益控制被設(shè)置欠阻尼響 應(yīng)的情況下是適當?shù)?，從而允許延遲調(diào)整以過沖適當延遲。另一方面，電荷泵104的增益 控制應(yīng)被設(shè)置過阻尼響應(yīng)，其中所述閾值僅接近，但未達到，然后閾值應(yīng)該略高于0UI，例如 0. 1UI。否則，如果該閾值被設(shè)置為等于0UI，那么鎖定檢測永遠不會發(fā)生。
[0032] 延遲線101可以在上升沿同步201被執(zhí)行且鎖定檢測信號121被檢測到后鎖住延 遲，在此時，下降沿同步202可以被中止。如果相位差沒有在一個上升沿同步201和一個下 降沿同步202后達到可接受的水平，那么DLL電路100繼續(xù)該過程達所需的多個循環(huán)。一 旦檢測到鎖定檢測121信號，同步器105就可以被斷電，并且延遲線101的控制使用鑒相器 103和電荷泵104進行。
[0033] 在比例誤差信號產(chǎn)生的情況下（如在電荷泵104的情況下），快速收斂仍會在延遲 線101開始從最大延遲鎖定時發(fā)生。這是因為控制信號119將不斷降低延遲線101中的延 遲，直到一個輸入邊沿出現(xiàn)在延遲邊沿信號116上。只要PD_UP 117或PD_D0WN 118斷言， 模擬電荷泵104就改變控制信號119,其開始修改DL 101上的延遲。在鑒相器103是繼電 (bang-bang)型鑒相器的情況下，將需要耐受較長的收斂時間，或?qū)⑿枰捎梅蔷€性的環(huán)路 增益。
[0034] 如上所述，通過處理上升沿同步201和下降沿同步202,在單一注入?yún)⒖紩r鐘111 脈沖內(nèi)有兩次機會將延遲鎖定到參考時鐘111?；蛘?，完全只應(yīng)用上升沿同步201，或完全 只應(yīng)用下降沿同步202,其中在任一種情況下，DLL鎖住周期將加倍。
[0035] 圖3示出根據(jù)延遲線101的替代布置的電路300,其中DLL電路100可以采用具 有η個延遲元件305的延遲線101，每個延遲元件305具有延遲值Λ且被串聯(lián)布置以產(chǎn)生 總延遲值DL。通過在任何點對延遲線抽頭，分數(shù)延遲可以從延遲線101中提取以加速相位 檢測，其中可以預(yù)先確定，在等待至少3個延遲元件305所產(chǎn)生的延遲之后，例如，在注入時 鐘輸入111的上升沿之后，發(fā)送下一個邊沿是安全的而無脈沖蒸發(fā)的風險。因此，延遲元件 的預(yù)定數(shù)目可以基于最小脈沖值以避免脈沖蒸發(fā)。這種替代方法避免在發(fā)送另一個上升沿 或下降沿之前等待延遲線101的整個延遲值DL，如上面給出的圖1和圖2的描述中的情況。 另外，在采用這種替代方法時，DLL電路100可以成功地操作以同步延遲線101而僅使用上 升沿同步201。
[0036] 如圖3所示，時鐘傳播信號322被生成作為延遲線101的抽頭。延遲元件305被劃 分為第一延遲單元306,具有分數(shù)延遲值等于aDL，其中α小于1，和第二延遲單元307,其 產(chǎn)生延遲線101的總延遲的剩余部分（即，（1-a )DL)。例如，抽頭可以通過配置使得第一延 遲單元306包括n/2個延遲元件305,以及第二延遲單元307包括n/2個延遲元件305 (即， α =1/2)。在操作中，第一延遲單元306從注入器102接收時鐘輸入114信號并生成等于 U *DL)的分數(shù)延遲。對于在輸出延遲邊沿信號116處的DL的總延遲值，第二延遲單元 307產(chǎn)生延遲線101的總延遲的剩余部分（即，（1-a ) DL)。時鐘傳播信號322的抽頭在第 一延遲單元306和第二延遲單元307之間。
[0037] 圖4示出電路300的信號圖400,例如其中α = 1/2。第一時鐘輸入114的上升 沿被示出與參考時鐘111的脈沖2對齊。時鐘傳播信號322跟隨分數(shù)延遲a *DL被啟動。 參考邊沿115脈沖延遲了參考時鐘111的一個時鐘周期，正如上面相對于圖1和圖2所描 述的。跟隨總延遲DL連同任何固有誤差，延遲邊沿116的上升沿發(fā)生，如參考時鐘111的 脈沖3期間所示。對于延遲邊沿116的此第一脈沖，延遲線101的延遲設(shè)置為大于1. 0個 時鐘周期（即1. 2 Π)，因此脈沖PD_UP117在脈沖PD_D0WN 118之前斷言。當?shù)诙r鐘輸 入114在參考時鐘111的脈沖4處被注入時，時鐘傳播信號322、參考邊沿115脈沖如同時 鐘輸入114的第一信號脈沖那樣跟隨?，F(xiàn)在延遲線101的延遲已經(jīng)調(diào)整到更短的延遲，其 為1.0UI，其中脈沖PD_UP 117和脈沖PD_D0WN 118因此對齊。
[0038] 圖5示出DLL電路500,其中同步器105還包括用以產(chǎn)生連續(xù)信號523來觸發(fā)注入 器102以開始將參考時鐘101的每個脈沖作為時鐘輸入114發(fā)送到延遲線101的電路。在 PD_D0WN信號118在PD_UP信號117后不超過三個反相器延遲元件551的延遲值斷言的條 件下，連續(xù)信號523被觸發(fā)，表示該延遲線被設(shè)置為約1. 0個時鐘周期或更少的延遲，并能 直接容忍參考時鐘111時鐘周期（即，延遲線同步到參考時鐘111的1. 0時鐘周期）。同步 器105被布置有一系列的反相器551，其將延遲添加到信號PD_UP 117,產(chǎn)生信號

【權(quán)利要求】
1. 一種延遲閉鎖環(huán)，其包括： 延遲線，其被配置為基于參考時鐘接收時鐘輸入信號并且根據(jù)控制信號調(diào)整輸出延遲 邊沿信號； 注入器，其被配置為接收所述參考時鐘的上升沿并且響應(yīng)于觸發(fā)而發(fā)送所述時鐘輸入 信號的單一上升沿到所述延遲線并且生成延遲了預(yù)定單位的所述參考時鐘周期的參考邊 沿信號的上升沿； 同步器，其被配置為確定所述上升沿已經(jīng)穿過所述延遲線，并且作為響應(yīng)，發(fā)送給所述 注入器第二觸發(fā)以發(fā)送所述時鐘輸入信號的下一單一下降沿到所述延遲線；以及 電荷泵，其被配置為通過將來自所述延遲邊沿信號的上升沿的定時與所述參考邊沿信 號的上升沿的定時進行比較來計算定時差，并且基于所述定時差發(fā)送所述控制信號到所述 延遲線以減少或增加所述延遲線的延遲設(shè)置。
2. 如權(quán)利要求1所述的延遲閉鎖環(huán)，其中 所述注入器還被配置為發(fā)送所述時鐘輸入信號的單一下降沿到所述延遲線，并且生成 延遲了預(yù)定單位的所述參考時鐘周期的所述參考邊沿信號的下降沿； 所述同步器還被配置為確定所述下降沿已經(jīng)穿過所述延遲線，并且作為響應(yīng)，發(fā)送給 所述注入器第三觸發(fā)以發(fā)送所述時鐘輸入信號的下一上升沿到所述延遲線；以及 所述電荷泵還被配置為通過將來自所述延遲邊沿信號的下降沿的定時與所述參考邊 沿信號的所述下降沿的定時進行比較來計算定時差，并且基于所述定時差發(fā)送所述控制信 號到所述延遲線以減少或增加所述延遲線的延遲設(shè)置。
3. 如權(quán)利要求1所述的延遲閉鎖環(huán)， 其中所述同步器還包括響應(yīng)于設(shè)置信號操作的鎖存器開關(guān)， 其中所述設(shè)置信號響應(yīng)于所述延遲邊沿信號在等于或先于所述參考邊沿信號上升的 時間上升而被產(chǎn)生；以及 其中所述鎖存器開關(guān)觸發(fā)被發(fā)送至所述注入器的控制信號以允許所述參考時鐘直接 輸入至所述延遲線。
4. 如權(quán)利要求3所述的延遲閉鎖環(huán)，其中所述同步器還包括多個反相器以根據(jù)所述延 遲線的工藝制造公差提供額外延遲到所述參考邊沿信號，使得所述鎖存器開關(guān)在所述延遲 線的所述延遲設(shè)置約為所述參考時鐘的1. 〇時鐘周期時觸發(fā)。
5. 如權(quán)利要求1所述的延遲閉鎖環(huán)，其中所述注入器接收時鐘傳播輸入信號，所述時 鐘傳播輸入信號通過所述延遲線的抽頭發(fā)送作為到所述注入器的所述延遲線已經(jīng)接收時 鐘輸入信號并且準備接收所述下一時鐘輸入信號的觸發(fā)。
6. 如權(quán)利要求1所述的延遲閉鎖環(huán)，其中所述延遲線初始被設(shè)置在最大延遲并且接收 至少一個控制調(diào)整以減少所述延遲直到所述同步器確定所述延遲線被同步到所述參考時 鐘。
7. -種用于設(shè)置延遲閉鎖環(huán)的方法，其包括： 使用參考時鐘的接收的時鐘輸入信號根據(jù)控制信號調(diào)整在延遲線生成延遲邊沿信 號； 響應(yīng)于觸發(fā)，從所述參考時鐘的接收的上升沿發(fā)送所述時鐘輸入信號的單一上升沿到 所述延遲線； 生成延遲了預(yù)定單位的所述參考時鐘周期的參考邊沿信號的上升沿； 確定所述上升沿已經(jīng)穿過所述延遲線，并且作為響應(yīng)，發(fā)送給所述注入器第二觸發(fā)以 發(fā)送所述時鐘輸入信號的下一單一下降沿到所述延遲線； 通過將來自所述延遲邊沿信號的上升沿的定時與所述參考邊沿信號的上升沿的定時 進行比較來計算定時差；以及 基于所述定時差發(fā)送所述控制信號到所述延遲線以減少或增加所述延遲線的延遲設(shè) 置。
8. 如權(quán)利要求7所述的方法，其還包括： 發(fā)送所述時鐘輸入信號的單一下降沿到所述延遲線； 生成延遲了預(yù)定單位的所述參考時鐘周期的所述參考邊沿信號的下降沿； 確定所述下降沿已經(jīng)穿過所述延遲線，并且作為響應(yīng)，發(fā)送給所述注入器第三觸發(fā)以 發(fā)送所述時鐘輸入信號的下一上升沿到所述延遲線；以及 通過將來自所述延遲邊沿信號的下降沿的定時與所述參考邊沿信號的所述下降沿的 定時進行比較來計算第二相位差；以及 基于所述第二相位差發(fā)送所述控制信號到所述延遲線以減少或增加所述延遲線的延 遲設(shè)置。
9. 如權(quán)利要求7所述的方法，其還包括： 響應(yīng)于設(shè)置信號操作鎖存器開關(guān)， 其中所述設(shè)置信號響應(yīng)于所述延遲邊沿信號并且在等于或先于所述參考邊沿信號的 所述延遲反相的時間上升而被產(chǎn)生；以及 其中所述鎖存器開關(guān)觸發(fā)被發(fā)送至所述注入器的控制信號以允許所述參考時鐘直接 輸入至所述延遲線。
10. 如權(quán)利要求7所述的方法，其還包括： 使用多個反相器以根據(jù)所述延遲線的工藝制造公差提供額外延遲到所述參考邊沿信 號，使得所述鎖存器開關(guān)在所述延遲線的所述延遲設(shè)置約為所述參考時鐘的1. 〇時鐘周期 時觸發(fā)。
11. 如權(quán)利要求7所述的方法，其中所述注入器接收時鐘傳播輸入信號，所述時鐘傳播 輸入信號通過所述延遲線的抽頭發(fā)送作為到所述注入器的所述延遲線已經(jīng)接收時鐘輸入 信號并且準備接收所述下一時鐘輸入信號的觸發(fā)。
12. 如權(quán)利要求7所述的方法，其還包括初始將所述延遲線設(shè)置在最大延遲并且接收 至少一個控制調(diào)整以減少所述延遲直到確定所述延遲線被同步到所述參考時鐘。
13. 如權(quán)利要求7所述的方法，其還包括初始將所述延遲線設(shè)置在大于所述參考時鐘 的1. 0時鐘周期的延遲并且接收至少一個控制調(diào)整以減少所述延遲直到確定所述延遲線 被同步到所述參考時鐘。
14. 一種處理器，其包括： 存儲器；以及 延遲閉鎖環(huán)，其包括： 延遲線，其被配置為基于參考時鐘接收時鐘輸入信號并且根據(jù)控制信號調(diào)整輸出延遲 邊沿信號； 注入器，其被配置為接收所述參考時鐘的上升沿并且響應(yīng)于觸發(fā)而發(fā)送所述時鐘輸入 信號的單一上升沿到所述延遲線，并且生成延遲了預(yù)定單位的所述參考時鐘周期的參考邊 沿信號的上升沿； 同步器，其被配置為確定所述上升沿已經(jīng)穿過所述延遲線，并且作為響應(yīng)，發(fā)送給所述 注入器第二觸發(fā)以發(fā)送所述時鐘輸入信號的下一單一下降沿到所述延遲線；以及 電荷泵，其被配置為通過將來自所述延遲邊沿信號的上升沿的定時與所述參考邊沿信 號的上升沿的定時進行比較來計算定時差，并且基于所述定時差發(fā)送所述控制信號到所述 延遲線以減少或增加所述延遲線的延遲設(shè)置。
15. 如權(quán)利要求14所述的處理器，其中 所述注入器還被配置為發(fā)送所述時鐘輸入信號的單一下降沿到所述延遲線，并且生成 延遲了預(yù)定單位的所述參考時鐘周期的所述參考邊沿信號的下降沿； 所述同步器還被配置為確定所述下降沿已經(jīng)穿過所述延遲線，并且作為響應(yīng)，發(fā)送給 所述注入器第三觸發(fā)以發(fā)送所述時鐘輸入信號的下一上升沿到所述延遲線；以及 所述電荷泵還被配置為通過將來自所述延遲邊沿信號的下降沿的定時與所述參考邊 沿信號的所述下降沿的定時進行比較來計算定時差，并且基于所述定時差發(fā)送所述控制信 號到所述延遲線以減少或增加所述延遲線的延遲設(shè)置。
16. 如權(quán)利要求14所述的處理器， 其中所述同步器還包括響應(yīng)于設(shè)置信號操作的鎖存器開關(guān)， 其中所述設(shè)置信號響應(yīng)于所述延遲邊沿信號在等于或先于所述參考邊沿信號上升的 時間上升而被產(chǎn)生；以及 其中所述鎖存器開關(guān)觸發(fā)被發(fā)送至所述注入器的控制信號以允許所述參考時鐘直接 輸入至所述延遲線。
17. 如權(quán)利要求16所述的處理器，其中所述同步器還包括多個反相器以根據(jù)所述延遲 線的工藝制造公差提供額外延遲到所述參考邊沿信號，使得所述鎖存器開關(guān)在所述延遲線 的所述延遲設(shè)置約為所述參考時鐘的1. 0時鐘周期時觸發(fā)。
18. 如權(quán)利要求14所述的處理器，其中所述注入器接收時鐘傳播輸入信號，所述時鐘 傳播輸入信號通過所述延遲線的抽頭發(fā)送作為到所述注入器的所述延遲線已經(jīng)接收時鐘 輸入信號并且準備接收所述下一時鐘輸入信號的觸發(fā)。
19. 如權(quán)利要求14所述的處理器，其中所述延遲線初始被設(shè)置在最大延遲并且接收至 少一個控制調(diào)整以減少所述延遲直到所述同步器確定所述延遲線被同步到所述參考時鐘。
【文檔編號】H03L7/081GK104115404SQ201280068378
【公開日】2014年10月22日 申請日期:2012年12月18日 優(yōu)先權(quán)日:2011年12月30日
【發(fā)明者】肖恩·瑟爾斯 申請人:超威半導體公司