可編程邏輯裝置制造方法
【專利摘要】本發(fā)明一個目的是提供一種即使在沒有電源電位的供給的情況下也可以保持配置數(shù)據(jù)，并且電源提供后的邏輯塊的啟動時間短，并可以低耗電量驅(qū)動的可編程邏輯裝置?？删幊涕_關(guān)的存儲部中的晶體管包括能夠充分減小晶體管的關(guān)態(tài)電流的材料，如寬帶隙半導(dǎo)體的氧化物半導(dǎo)體材料。當(dāng)使用能夠充分減小晶體管的關(guān)態(tài)電流的半導(dǎo)體材料，即使在沒有電源電位的供給的情況下也可以保持配置數(shù)據(jù)。
【專利說明】可編程邏輯裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種可編程邏輯裝置和包含該可編邏輯裝置的半導(dǎo)體裝置。另外，本發(fā)明涉及一種包含該半導(dǎo)體裝置的電子設(shè)備。
【背景技術(shù)】
[0002]通常，以集成電路(1C)、大規(guī)模集成電路(LSI)為代表的半導(dǎo)體集成電路在制造時電路結(jié)構(gòu)已被固定，而不能在制造后對其電路結(jié)構(gòu)進(jìn)行改變。相對于此，被稱為可編程邏輯裝置(PLD:Programmable Logic Device)的半導(dǎo)體集成電路具有以各由多個邏輯電路構(gòu)成的單位邏輯塊通過布線相互電連接的結(jié)構(gòu)。在可編程邏輯裝置中，可以利用電信號控制各邏輯塊的電路結(jié)構(gòu)。
[0003]因此，可編程邏輯裝置的設(shè)置即使在制造后也可以進(jìn)行變更。因此，通過使用可編程邏輯裝置可以大幅度地縮減半導(dǎo)體集成電路設(shè)計、開發(fā)所耗費(fèi)的時間及成本。
[0004]可編程邏輯裝置包括復(fù)雜PLD (CPLD)、現(xiàn)場可編程門陣列(FPGA =FieldProgrammable Gate Array)。無論哪一種可編程邏輯裝置，都是利用可編程開關(guān)來控制各邏輯塊的電路結(jié)構(gòu)，該可編程開關(guān)位于邏輯塊中并根據(jù)儲存在存儲部的數(shù)據(jù)(配置數(shù)據(jù))進(jìn)行開關(guān)的切換。換言之，數(shù)據(jù)被編程到各可編程開關(guān)中，由此可以改變可編程邏輯裝置的電路結(jié)構(gòu)。
[0005]易失性存儲器如靜態(tài)隨機(jī)存取存儲器(Static Random Access Memory:SRAM)主要使用于該存儲部。此外，如專利文獻(xiàn)I所示那樣，如閃存等的包括浮動?xùn)艠O晶體管的非易失性存儲器有時包含在該存儲部中。
[0006][參考文獻(xiàn)]
[專利文獻(xiàn)]
[專利文獻(xiàn)I]日本專利申請公開第2004-15060號公報。

【發(fā)明內(nèi)容】

[0007]近年，降低電子設(shè)備的耗電量成為重要課題，并且對用于電子設(shè)備的半導(dǎo)體集成電路的耗電量降低的需求也日益增高。為了降低耗電量，已提出了一種驅(qū)動方法，其中，暫時停止對半導(dǎo)體裝置整體或其一部分的電源電位的供給，并且在需要的時候僅對需要的電路塊供給電源電位(這種方法以下稱為常關(guān)閉(normally-off )驅(qū)動方法)。
[0008]但是，在可編程開關(guān)的存儲部中包含易失性存儲器的可編程邏輯裝置中，當(dāng)電源電位的供給停止時，儲存在存儲部中的配置數(shù)據(jù)消失。因此，在可編程開關(guān)的存儲部中包含易失性存儲器的可編程邏輯裝置中，每進(jìn)行一次電源的供給就需要對該易失性存儲器寫入配置數(shù)據(jù)。因此，從供給電源到邏輯塊的啟動，有很長的延遲時間。也就是說，在可編程開關(guān)的存儲部中包含易失性存儲器的可編程邏輯裝置中，很難采用暫時停止電源電位的供給的常關(guān)閉驅(qū)動方法。
[0009]當(dāng)將浮動?xùn)艠O晶體管用于可編程邏輯裝置的可編程開關(guān)的存儲部中以使存儲部成為非易失性時，通過常關(guān)閉驅(qū)動方法，即使暫時停止電源電位的供給也可以保持配置數(shù)據(jù)。但是，由于在進(jìn)行數(shù)據(jù)的寫入時對浮動?xùn)艠O注入電子，因此需要高電位；由此，存在進(jìn)行寫入時需要較長時間的問題。另外，還存在因該寫入時所產(chǎn)生的隧道電流，浮動?xùn)艠O的柵極絕緣層發(fā)生劣化的問題。
[0010]鑒于上述問題，本發(fā)明的目的是提供一種即使在沒有供給電源電位的情況下也可以保持配置數(shù)據(jù)，且供給電源后邏輯塊的啟動時間短，并能夠進(jìn)行低耗電量工作的可編程邏輯裝置。
[0011]在所公開的發(fā)明的一個方式中，可編程開關(guān)的存儲部中的晶體管包含能夠充分減小晶體管的關(guān)態(tài)電流(off-state current)的材料,例如寬帶隙半導(dǎo)體的氧化物半導(dǎo)體材料。當(dāng)使用能夠充分減小晶體管的關(guān)態(tài)電流的半導(dǎo)體材料時，即使在沒有供給電源電位的情況下也可以保持配置數(shù)據(jù)。下面說明本說明書中公開的可編程邏輯裝置的具體結(jié)構(gòu)。
[0012]所公開的發(fā)明的一個方式是一種可編程邏輯裝置，該可編程邏輯裝置包括通過多個布線電連接的多個邏輯塊。多個邏輯塊的每一個包括多個邏輯電路、以及至少一個可編程開關(guān)，該可編程開關(guān)與多個邏輯電路中的兩個電連接并且根據(jù)所儲存的數(shù)據(jù)選擇且輸出上述兩個邏輯電路的輸出中的一個?？删幊涕_關(guān)包括第一晶體管、第二晶體管及第三晶體管。第一晶體管的源電極和漏電極的一方與多個邏輯電路的一個輸出端子電連接，第一晶體管的源電極和漏電極的另一方與該可編程開關(guān)的輸出端子電連接。第二晶體管的源電極和漏電極的一方與多個邏輯電路的另一輸出端子電連接，第二晶體管的源電極和漏電極的另一方與該可編程開關(guān)的輸出端子電連接。第三晶體管的源電極和漏電極的一方與第一晶體管及第二晶體管的柵電極電連接。第三晶體管包括氧化物半導(dǎo)體層。從第三晶體管的源電極和漏電極的另一方輸入的電位保持于第一晶體管及第二晶體管的柵電極。
[0013]在上述結(jié)構(gòu)中，第一晶體管和第二晶體管可以具有不同的導(dǎo)電型。另外，第一晶體管和第二晶體管可以具有相同的導(dǎo)電型，并且，反相器可以電連接于第三晶體管的源電極和漏電極的一方與第二晶體管的柵電極之間?？删幊踢壿嬔b置還可以包括第四晶體管和第五晶體管。第四晶體管的源電極和漏電極的一方與第一晶體管的源電極和漏電極的一方電連接，第四晶體管的源電極和漏電極的另一方與第一晶體管的源電極和漏電極的另一方電連接，第四晶體管的柵電極與第二晶體管的柵電極電連接。第五晶體管的源電極和漏電極的一方與第二晶體管的源電極和漏電極的一方電連接，第五晶體管的源電極和漏電極的另一方與第二晶體管的源電極和漏電極的另一方電連接，第五晶體管的柵電極與第一晶體管的柵電極電連接。第四晶體管和第一晶體管可以具有不同的導(dǎo)電型，并且，第五晶體管和第二晶體管可以具有不同的導(dǎo)電型。
[0014]另外，在上述結(jié)構(gòu)中，優(yōu)選的是，第一晶體管及第二晶體管都使用單晶硅形成。此夕卜，也優(yōu)選的是，第三晶體管隔著絕緣膜層疊在第一晶體管及第二晶體管上，并且第三晶體管的至少一部分與第一晶體管或第二晶體管的至少一部分重疊。
[0015]此外，在上述結(jié)構(gòu)中，優(yōu)選的是，包括一個端子與第三晶體管的源電極和漏電極的一方電連接的電容器。
[0016]所公開的發(fā)明的另一個方式是一種可編程邏輯裝置，該可編程邏輯裝置包括通過多個布線電連接的多個邏輯塊。多個邏輯塊的每一個包括多個邏輯電路以及至少一個可編程開關(guān)，該可編程開關(guān)與多個邏輯電路中的兩個電連接并且根據(jù)所儲存的數(shù)據(jù)選擇且輸出上述兩個邏輯電路的輸出中的一個?？删幊涕_關(guān)包括第一晶體管、第二晶體管、第三晶體管及第四晶體管。第一晶體管的源電極和漏電極的一方與多個邏輯電路的一個輸出端子電連接，第一晶體管的源電極和漏電極的另一方與該可編程開關(guān)的輸出端子電連接；第二晶體管的源電極和漏電極的一方與多個邏輯電路的另一輸出端子電連接，第二晶體管的源電極和漏電極的另一方與該可編程開關(guān)的輸出端子電連接；第三晶體管的源電極和漏電極的一方與第一晶體管的柵電極電連接；第四晶體管的源電極和漏電極的一方與第二晶體管的柵電極電連接，第四晶體管的柵電極與第三晶體管的柵電極電連接。第三晶體管及第四晶體管都包括氧化物半導(dǎo)體層。從第三晶體管的源電極和漏電極的另一方輸入的第一電位保持于第一晶體管的柵電極。從第四晶體管的源電極和漏電極的另一方輸入的第二電位保持于第二晶體管的柵電極。該第二電位的極性與第一電位的極性相反。
[0017]在上述結(jié)構(gòu)中，優(yōu)選的是，第一晶體管與第二晶體管具有相同的導(dǎo)電型。該可編程邏輯裝置還可以包括第五晶體管及第六晶體管。第五晶體管的源電極和漏電極的一方與第一晶體管的源電極和漏電極的一方電連接，第五晶體管的源電極和漏電極的另一方與第一晶體管的源電極和漏電極的另一方電連接，第五晶體管的柵電極與第二晶體管的柵電極電連接。第六晶體管的源電極和漏電極的一方與第二晶體管的源電極和漏電極的一方電連接，第六晶體管的源電極和漏電極的另一方與第二晶體管的源電極和漏電極的另一方電連接，第六晶體管的柵電極與第一晶體管的柵電極電連接。第五晶體管和第一晶體管可以具有不同的導(dǎo)電型，并且第六晶體管和第二晶體管具有不同的導(dǎo)電型。
[0018]在上述結(jié)構(gòu)中，優(yōu)選的是，包括一個端子與第三晶體管或第四晶體管的源電極和漏電極的一方電連接的電容器。
[0019]可編程開關(guān)的存儲部中的晶體管包括能夠充分減小晶體管的關(guān)態(tài)電流的如氧化物半導(dǎo)體等的寬帶隙半導(dǎo)體，由此，即使在沒有供給電源電位的情況下也可以保持配置數(shù)據(jù)。通過上述結(jié)構(gòu)，可以省略供給電源后的配置數(shù)據(jù)的寫入，從而可以縮短邏輯塊的啟動時間。由此，通過對可編程邏輯裝置使用常關(guān)閉驅(qū)動方法可以實現(xiàn)耗電量的降低。
【專利附圖】

【附圖說明】
[0020]在附圖中:
圖1A至IC是根據(jù)本發(fā)明的一個方式的可編程邏輯裝置的電路圖；
圖2A和2B是根據(jù)本發(fā)明的一個方式的可編程邏輯裝置的一部分的電路圖；
圖3A至3D是根據(jù)本發(fā)明的一個方式的可編程邏輯裝置的一部分的電路圖；
圖4A至4C是根據(jù)本發(fā)明的一個方式的可編程邏輯裝置的一部分的電路圖；
圖5A至5C是根據(jù)本發(fā)明的一個方式的可編程邏輯裝置的一部分的電路圖；
圖6A至6D示出可編程邏輯裝置的制造工序；
圖7A和7B示出可編程邏輯裝置的制造工序；
圖8A至SC示出可編程邏輯裝置的制造工序；
圖9A和9B示出可編程邏輯裝置的制造工序；
圖10是便攜式電子設(shè)備的框圖；
圖11是電子書閱讀器的框圖；
圖12A至12E都示出根據(jù)本發(fā)明的一個方式的氧化物材料的結(jié)構(gòu)；圖13A至13C示出根據(jù)本發(fā)明的一個方式的氧化物材料的結(jié)構(gòu)；
圖14A至14C示出根據(jù)本發(fā)明的一個方式的氧化物材料的結(jié)構(gòu)；
圖15是示出通過計算獲得的遷移率的柵極電壓依賴性的圖；
圖16A至16C都是示出通過計算獲得的漏極電流及遷移率的柵極電壓依賴性的圖；
圖17A至17C都是示出通過計算獲得的漏極電流及遷移率的柵極電壓依賴性的圖；
圖18A至18C都是示出通過計算獲得的漏極電流及遷移率的柵極電壓依賴性的圖；
圖19A和19B示出用于計算的晶體管的截面結(jié)構(gòu)；
圖20A至20C是包括氧化物半導(dǎo)體膜的晶體管特性的圖；
圖21示出樣品A及樣品B的XRD譜； 圖22示出晶體管的關(guān)態(tài)電流與測量時的襯底溫度之間的關(guān)系；
圖23是示出Iis及場效應(yīng)遷移率的Vgs依賴性的圖；
圖24A示出襯底溫度與閾值電壓之間的關(guān)系，圖24B示出襯底溫度與電場效應(yīng)遷移率之間的關(guān)系；
圖25A和25B示出用于測定的晶體管的截面結(jié)構(gòu)；
圖26A和26B都是示出可編程邏輯裝置的結(jié)構(gòu)的一部分的平面圖；
圖27是示出根據(jù)本發(fā)明的一個方式的可編程邏輯裝置的電路圖；
圖28A和28B都示出氧化物材料的結(jié)構(gòu)。
【具體實施方式】
[0021]下面，參照附圖對本發(fā)明的實施方式進(jìn)行詳細(xì)說明。注意，本發(fā)明不限于以下的說明，所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員可以很容易地理解一個事實就是其方式及詳細(xì)內(nèi)容在不脫離本發(fā)明的宗旨及其范圍下可以被變換為各種形式。因此，本發(fā)明不應(yīng)該被解釋為僅限定于以下所示的實施方式的記載內(nèi)容中。
[0022]注意，例如，在使用極性不同的晶體管或電路工作中的電流方向發(fā)生變化等情況下，“源極”及“漏極”的功能有時可以調(diào)換。因此，在本說明書中，術(shù)語“源極”和“漏極”可以互相調(diào)換。
[0023]術(shù)語“電連接”包括構(gòu)成要素之間通過“具有某種電作用的元件”連接的情況。對“具有某種電作用的元件”只要能夠通過該元件進(jìn)行連接構(gòu)成要素間的電信號的授受，就沒有特別的限制?！熬哂心撤N電作用的元件”的例子不僅是電極和布線，而且是開關(guān)元件如晶體管等、電阻器、電感器、電容器、具有各種功能的元件。
[0024]即便在電路圖中示出獨(dú)立的構(gòu)成要素彼此電連接的情況下，實際上也存在一個導(dǎo)電膜具有多個構(gòu)成要素的功能的情況，例如布線的一部分還用作電極。在本說明書中的“電連接”的范疇內(nèi)還包括這種一個導(dǎo)電膜具有多個構(gòu)成要素的功能的情況。
[0025]術(shù)語“上”和“下”不局限于構(gòu)成要素之間的位置關(guān)系為“直接在……上”和“直接在……下”。例如，“柵極絕緣層上的柵電極”的表現(xiàn)可意味著柵極絕緣層與柵電極之間存在有其他構(gòu)成要素的情況。
[0026]為了容易理解，有時附圖等中所示的各構(gòu)成的位置、大小、范圍等不表示實際上的位置、大小、范圍等。因此，所公開的發(fā)明不一定局限于附圖等中所公開的位置、大小、范圍
坐寸ο[0027]“第一”、“第二”、“第三”等序數(shù)詞是為了避免構(gòu)成要素的混淆而附記的。
[0028]實施方式I
在本實施方式中，將參照圖1A至1C、圖2A和2B、圖3A至3D、圖4A至4C及圖5A至5C對根據(jù)所公開的發(fā)明的一個方式的可編程邏輯裝置的電路結(jié)構(gòu)進(jìn)行說明。
[0029]圖1A示出根據(jù)所公開的發(fā)明的一個方式的可編程邏輯裝置的結(jié)構(gòu)。該可編程邏輯裝置包括通過多個布線11電連接的多個邏輯塊10。例如，如圖1A所示，邏輯塊10以矩陣狀設(shè)置，并且在邏輯塊10之間的行方向和列方向上延伸設(shè)置布線11。另外，在行方向布線11與列方向布線11的交叉部分設(shè)置有切換各布線11的連接的開關(guān)矩陣12。另外，邏輯塊10不需要一定以矩陣狀空開一定間隔地設(shè)置。例如，邏輯塊10可以在行方向或列方向上相鄰地設(shè)置，并且布線11可以僅在行方向或列方向上延伸地設(shè)置。矩陣12沒有必要一定設(shè)置，可以根據(jù)需要適當(dāng)?shù)卦O(shè)置。邏輯塊10的數(shù)目、布線11的數(shù)目及開關(guān)矩陣12的數(shù)目可以適當(dāng)?shù)卦O(shè)定，而不限于圖1A所示的數(shù)目。
[0030]可編程邏輯裝置還可以包括乘法器(muitiplier)、只讀存儲器(Random AccessMemory:RAM)塊、鎖相環(huán)(Phase Locked Loop:PLL)塊、或輸入 / 輸出(InPut/OutPut:1/0)元件。乘法器具有高速地進(jìn)行多個數(shù)據(jù)的乘法運(yùn)算的功能。RAM塊具有作為存儲器能夠儲存任意的數(shù)據(jù)的功能。PLL塊具有對可編程邏輯裝置中的電路提供時鐘信號的功能。1/0元件具有控制可編程邏輯裝置與外部電路之間的信號的授受。
[0031]邏輯塊10包括多個邏輯電路以及至少一個可編程開關(guān)，該可編程開關(guān)與該多個邏輯電路中的兩個邏輯電路電連接并根據(jù)所儲存的數(shù)據(jù)(以下也稱為配置數(shù)據(jù))選擇且輸出該兩個邏輯電路的輸出的一個。邏輯電路通過可編程開關(guān)電連接，由此通過切換該可編程開關(guān)能夠選擇多個邏輯電路中所希望的邏輯電路進(jìn)行連接；由此，可以形成具有所希望邏輯功能的邏輯電路。注意，在本說明書中，有時將包括至少兩個邏輯電路和至少一個可編程開關(guān)的單元稱為邏輯單元。換言之，邏輯塊10包括至少一個邏輯單元。除了上述邏輯單元之外，邏輯塊10可以包括時序電路諸如觸發(fā)器、計數(shù)電路；例如，可以設(shè)置移位寄存器。
[0032]圖1B示出在邏輯塊10中的邏輯單元20，該邏輯單元20包括多個輸入端子IN、輸出端子OUT、邏輯電路22a、邏輯電路22b以及可編程開關(guān)30，該可編程開關(guān)30具有存儲部32及開關(guān)部34。
[0033]可編程開關(guān)30根據(jù)儲存于存儲部32的配置數(shù)據(jù)對開關(guān)部34進(jìn)行控制，并且選擇且輸出邏輯電路22a的輸出或邏輯電路22b的輸出。邏輯電路22a及邏輯電路22b與多個輸入端子IN電連接。開關(guān)部34的第一端子與邏輯電路22a的輸出端子電連接，開關(guān)部34的第二端子與邏輯電路22b的輸出端子電連接，開關(guān)部34的第三端子與輸出端子OUT電連接。存儲部32與對存儲部輸入要儲存的配置數(shù)據(jù)的電位的數(shù)據(jù)線D電連接，且與輸入控制對存儲部寫入配置數(shù)據(jù)的信號的字線W電連接。并且，存儲部32在儲存配置數(shù)據(jù)的節(jié)點(diǎn)與開關(guān)部34電連接。
[0034]任何邏輯電路可以用于邏輯電路22a及邏輯電路22b。例如，可以使用邏輯門，也可以使用組合了邏輯門的組合邏輯電路。與邏輯電路22a及邏輯電路22b電連接的多個輸入端子IN可以電連接于圖1A的布線11、包含在邏輯塊10的其他的邏輯電路、或包含在邏輯塊10的其他可編程開關(guān)。與開關(guān)部34的第三端子電連接的輸出端子OUT可以電連接于圖1A所示的布線11、包含于邏輯塊10的其他的邏輯電路、或包含于邏輯塊10的其他可編程開關(guān)。
[0035]在此，參照圖2A對包括邏輯門的邏輯單元的例子進(jìn)行說明。圖2A中的邏輯單元20a包括第一輸入端子INl、第二輸入端子IN 2、輸出端子0UT、NAND電路22c、N0R電路22d以及具有存儲部32a及開關(guān)部34a的可編程開關(guān)30a。第一輸入端子INl、NAND電路22c的一個輸入端子、NOR電路22d的一個輸入端子彼此電連接。第二輸入端子IN 2、NAND電路22c的另一個輸入端子、NOR電路22d的另一個輸入端子彼此電連接。開關(guān)部34a的第一端子與NAND電路22c的輸出端子電連接。開關(guān)部34a的第二端子與NOR電路22d的輸出端子電連接。開關(guān)部34a的第三端子與輸出端子OUT電連接。數(shù)據(jù)線D及字線W與存儲部32a電連接。存儲部32a與開關(guān)部34a在儲存配置數(shù)據(jù)的節(jié)點(diǎn)處彼此電連接。
[0036]表1是當(dāng)對第一輸入端子IN1、第二輸入端子IN 2及數(shù)據(jù)線D輸入Low (低)電平電位(對應(yīng)于數(shù)字?jǐn)?shù)據(jù)的“O”)或High (高)電平電位(對應(yīng)于數(shù)字?jǐn)?shù)據(jù)的“I”)并且各電位分別被存儲部32a保持時的邏輯單元20a的真值表。注意，當(dāng)Low電平電位(O)保持在存儲部32a時，開關(guān)部34a使NAND電路22c的輸出端子與輸出端子OUT電連接，當(dāng)High電平電位(I)保持在存儲部32a時，開關(guān)部34a使NOR電路22d的輸出端子與輸出端子OUT電連接。
[0037]表1
【權(quán)利要求】
1.一種包括多個以矩陣狀配置的邏輯單元的可編程邏輯裝置，各邏輯單元包括: 包括第一輸入端子、第二輸入端子及輸出端子的可編程開關(guān)，該可編程開關(guān)配置成使所述輸出端子與所述第一輸入端子和所述第二輸入端子中的一方電連接， 其中所述可編程開關(guān)能夠在沒有電源電位供給到所述可編程開關(guān)的情況下保持配置。
2.根據(jù)權(quán)利要求1所述的可編程邏輯裝置，所述可編程開關(guān)包括: 包括第一源電極、第一漏電極及第一柵電極的第一晶體管，其中所述第一源電極和所述第一漏電極中的一方與所述第一輸入端子電連接，并且所述第一源電極和所述第一漏電極中的另一方與所述輸出端子電連接； 包括第二源電極、第二漏電極及第二柵電極的第二晶體管，其中所述第二源電極和所述第二漏電極中的一方與所述第二輸入端子電連接，并且所述第二源電極和所述第二漏電極中的另一方與所述輸出端子電連接；以及 包括第三源電極、第三漏電極及第三柵電極的第三晶體管，其中所述第三源電極和所述第三漏電極中的一方與所述第一柵電極和所述第二柵電極電連接， 其中所述第三晶體管包括與所述第三柵電極重疊的氧化物半導(dǎo)體層。
3.一種半導(dǎo)體裝置，包括； 包括第一源電極、第一漏電極及第一柵電極的第一晶體管； 包括第二源電極、第二`漏電極及第二柵電極的第二晶體管，其中所述第二源電極和所述第二漏電極中的一方與所述第一源電極和所述第一漏電極中的一方電連接；以及 包括第三源電極、第三漏電極及第三柵電極的第三晶體管，其中所述第三源電極和所述第三漏電極中的一方與所述第一柵電極和所述第二柵電極電連接， 其中所述第三晶體管包括與所述第三柵電極重疊的氧化物半導(dǎo)體層。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中所述第一晶體管的導(dǎo)電型與所述第二晶體管的導(dǎo)電型互不相同。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，還包括與所述第一柵電極和所述第二柵電極電連接的電容。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，還包括: 夾在所述第三晶體管與所述第一晶體管及所述第二晶體管的每一個之間的絕緣膜，其中所述第三晶體管形成在所述第一晶體管和所述第二晶體管上。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中所述氧化物半導(dǎo)體層包括c軸取向結(jié)晶氧化物半導(dǎo)體膜。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，還包括: 與所述第一源電極和所述第一漏電極中的另一方電連接的第一邏輯電路；以及 與所述第二源電極和所述第二漏電極中的另一方電連接的第二邏輯電路。
9.一種包括根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置的可編程邏輯裝置。
10.一種包括根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置的電子設(shè)備。
11.一種半導(dǎo)體裝置，包括: 具有一種導(dǎo)電型的第一晶體管，該第一晶體管包括第一源電極、第一漏電極及第一柵電極； 具有所述一種導(dǎo)電型的第二晶體管，該第二晶體管包括第二源電極、第二漏電極及第二柵電極，其中所述第二源電極和所述第二漏電極中的一方與所述第一源電極和所述第一漏電極中的一方電連接； 包括第三源電極、第三漏電極及第三柵電極的第三晶體管，其中所述第三源電極和所述第三漏電極中的一方與所述第一柵電極電連接；以及 反相器，通過該反相器所述第三源電極和所述第三漏電極中的所述一方與所述第二源電極和所述第二漏電極中的另一方電連接， 其中所述第三晶體管包括與所述第三柵電極重疊的氧化物半導(dǎo)體層。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，還包括: 具有另一種導(dǎo)電型的第四晶體管，該第四晶體管包括第四源電極、第四漏電極及第四柵電極，其中所述第四源電極和所述第四漏電極中的一方與所述第一源電極和所述第一漏電極中的一方電連接，并且所述第四源電極和所述第四漏電極中的另一方與所述第一源電極和所述第一漏電極中的另一方電連接；以及 具有所述另一種導(dǎo)電型的第五晶體管，該第五晶體管包括第五源電極、第五漏電極及第五柵電極，其中所述第五源電極和所述第五漏電極中的一方與所述第二源電極和所述第二漏電極中的一方電連接，并且所述第五源電極和所述第五漏電極中的另一方與所述第二源電極和所述第二漏電極中的另一方電連接， 其中所述第四柵電極與所述第二柵電極電連接， 并且所述第五柵電極與所述第一柵電極電連接。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，還包括與所述第一柵電極和所述第二柵電極電連接的電容。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，還包括: 夾在所述第三晶體管與所述第一晶體管及所述第二晶體管的每一個之間的絕緣膜，其中所述第三晶體管形成在所述第一晶體管和所述第二晶體管上。
15.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中所述氧化物半導(dǎo)體層包括c軸取向結(jié)晶氧化物半導(dǎo)體膜。
16.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，還包括: 與所述第一源電極和所述第一漏電極中的另一方電連接的第一邏輯電路；以及 與所述第二源電極和所述第二漏電極中的另一方電連接的第二邏輯電路。
17.—種包括根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置的可編程邏輯裝置。
18.—種包括根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置的電子設(shè)備。
19.一種半導(dǎo)體裝置，包括； 具有一種導(dǎo)電型的第一晶體管，該第一晶體管包括第一源電極、第一漏電極及第一柵電極； 具有所述一種導(dǎo)電型的第二晶體管，該第二晶體管包括第二源電極、第二漏電極及第二柵電極，其中所述第二源電極和所述第二漏電極中的一方與所述第一源電極和所述第一漏電極中的一方電連接； 包括第三源電極、第三漏電極及第三柵電極的第三晶體管，其中所述第三源電極和所述第三漏電極中的一方與所述第一柵電極電連接；以及 包括第四源電極、第四漏電極及第四柵電極的第四晶體管，其中所述第四源電極和所述第四漏電極中的一方與所述第二柵電極電連接， 其中所述第三柵電極和所述第四柵電極電連接， 所述第三晶體管包括與所述第三柵電極重疊的第一氧化物半導(dǎo)體層， 并且所述第四晶體管包括與所述第四柵電極重疊的第二氧化物半導(dǎo)體層。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，還包括: 具有第一導(dǎo)電型的第五晶體管，該第五晶體管包括第五源電極、第五漏電極及第五柵電極，其中所述第五源電極和所述第五漏電極中的一方與所述第一源電極和所述第一漏電極中的一方電連接，并且所述第五源電極和所述第五漏電極中的另一方與所述第一源電極和所述第一漏電極中的另一方電連接；以及 具有所述第一導(dǎo)電型的第六晶體管，該第六晶體管包括第六源電極、第六漏電極及第六柵電極，其中所述第六源電極和所述第六漏電極中的一方與所述第二源電極和所述第二漏電極中的一方電連接，并且所述第六源電極和所述第六漏電極中的另一方與所述第二源電極和所述第二漏電極中的另一方電連接， 其中所述第一晶體管和所述第二晶體管具有與所述第一導(dǎo)電型不同的第二導(dǎo)電型， 所述第五柵電極與所述第二柵電極電連接， 并且所述第六柵電極與所述第一柵電極電連接。
21.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，還包括與所述第一柵電極和所述第二柵電極之一電連接的電容。
22.根據(jù)權(quán)利要`求19所述的半導(dǎo)體裝置，還包括: 夾在所述第三晶體管與所述第一晶體管和所述第二晶體管的每一個之間以及夾在所述第四晶體管與所述第一晶體管和所述第二晶體管的每一個之間的絕緣膜，其中所述第三晶體管和所述第四晶體管形成在所述第一晶體管和所述第二晶體管上。
23.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其中所述第一氧化物半導(dǎo)體層包括第一c軸取向結(jié)晶氧化物半導(dǎo)體膜，以及所述第二氧化物半導(dǎo)體層包括第二 c軸取向結(jié)晶氧化物半導(dǎo)體膜。
24.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，還包括: 與所述第一源電極和所述第一漏電極中的另一方電連接的第一邏輯電路；以及 與所述第二源電極和所述第二漏電極中的另一方電連接的第二邏輯電路。
25.—種包括根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置的可編程邏輯裝置。
26.—種包括根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置的電子設(shè)備。
【文檔編號】H03K19/173GK103534950SQ201280023593
【公開日】2014年1月22日 申請日期:2012年5月2日 優(yōu)先權(quán)日:2011年5月16日
【發(fā)明者】西島辰司, 米田誠一 申請人:株式會社半導(dǎo)體能源研究所