專利名稱：Usb主機(jī)接口的免晶振實(shí)現(xiàn)電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及USB接口的設(shè)計(jì)，具體涉及一種基于RC振蕩器和鎖相環(huán)的USB1. 1/2. O主機(jī)接口的USB主機(jī)接口的免晶振實(shí)現(xiàn)電路。
背景技術(shù)：
USB協(xié)議指出USB接口在數(shù)據(jù)傳輸時(shí)，USB主機(jī)會(huì)向設(shè)備發(fā)送同步包，該同步包可以起到時(shí)鐘同步的作用。一般意義上，作為提供同步時(shí)鐘的USB主機(jī)，其內(nèi)部需要產(chǎn)生精確且穩(wěn)定的系統(tǒng)時(shí)鐘源，該時(shí)鐘源應(yīng)具有如下特征a)精確的時(shí)鐘頻率；b)時(shí)鐘頻率的低溫漂特性；c)時(shí)鐘頻率的高電源抑制比。在現(xiàn)行的大多數(shù)應(yīng)用中，一般采用晶振作為輸入時(shí)鐘源來(lái)產(chǎn)生此系統(tǒng)時(shí)鐘源。但是隨著USB系列產(chǎn)品在價(jià)格競(jìng)爭(zhēng)層面的愈演愈烈，USB接口的成本縮減逐漸成為產(chǎn)品成本縮減的重要一環(huán)，在這種趨勢(shì)下，各種USB設(shè)備接口的免晶振方案應(yīng)運(yùn)而生，然而USB1. 1/2. O主機(jī)接口的免晶振實(shí)現(xiàn)在業(yè)界并不常見。 目前為數(shù)不多的USB1.1/2. O主機(jī)接口的免晶振實(shí)現(xiàn)方案，大多數(shù)基于LC振蕩器來(lái)進(jìn)行設(shè)計(jì)，這是因?yàn)長(zhǎng)C振蕩器的振蕩頻率比較容易做到低溫漂和高電源抑制比，并且具有較高的時(shí)鐘精度和低時(shí)鐘抖動(dòng)。但是LC振蕩器額外需要較大的版圖面積，其面積甚至超過(guò)USB1. 1/2. O主機(jī)接口本身的版圖面積，這并不利于降低成本；另一方面，LC振蕩器需要較高的功耗，該功耗在USB1. 1/2. O主機(jī)接口的總功耗中占很大比例。RC振蕩器具有低成本、易實(shí)現(xiàn)、低功耗等特性，但是傳統(tǒng)的RC振蕩器并不適合做USB1. 1/2. O主機(jī)接口的輸入時(shí)鐘源，因?yàn)槠鋾r(shí)鐘頻率具有不可忽視的溫度漂移，電路中存在的一些失調(diào)因素也會(huì)對(duì)時(shí)鐘頻率產(chǎn)生重要影響，另外，傳統(tǒng)的RC振蕩頻率的抗電源干擾能力不足。
發(fā)明內(nèi)容鑒于以上內(nèi)容，有必要提供一種應(yīng)用于USB1. 1/2. O主機(jī)接口的USB主機(jī)接口的免晶振實(shí)現(xiàn)電路。一種USB主機(jī)接口的免晶振實(shí)現(xiàn)電路，該電路基于一 RC振蕩器和一鎖相環(huán)，所述免晶振實(shí)現(xiàn)電路包括一無(wú)輸出電容LD0、一與該無(wú)輸出電容LDO相連的RC振蕩器、一與該RC振蕩器相連的鎖相環(huán)電路、一與該鎖相環(huán)電路相連的時(shí)鐘自校準(zhǔn)模塊及一外部時(shí)鐘基準(zhǔn)，所述鎖相環(huán)電路包括一鎖相環(huán)模擬電路、一與該鎖相環(huán)模擬電路相連的多相位時(shí)鐘產(chǎn)生電路、一與該多相位時(shí)鐘產(chǎn)生電路相連的可編程環(huán)路分頻器及一與該多相位時(shí)鐘產(chǎn)生電路相連的比較時(shí)鐘產(chǎn)生電路，所述時(shí)鐘自校準(zhǔn)模塊又包括一頻率比較單元、一與該頻率比較單元相連的仲裁單元、一與該仲裁單元相連的分頻數(shù)粗調(diào)加減單元、一與該仲裁單元相連的分頻數(shù)細(xì)調(diào)加減單元及一連接于該仲裁單元及該可編程環(huán)路分頻器之間的存儲(chǔ)單元。相對(duì)現(xiàn)有技術(shù)，本實(shí)用新型提供了一種基于RC振蕩器和鎖相環(huán)的應(yīng)用于USB1. 1/2. O主機(jī)接口的免晶振實(shí)現(xiàn)電路，其中RC振蕩器采用低失調(diào)低溫漂高電源抑制比的結(jié)構(gòu)，鎖相環(huán)通過(guò)時(shí)鐘自校準(zhǔn)方法得到準(zhǔn)確的環(huán)路分頻數(shù)，進(jìn)而為USB1. 1/2. O主機(jī)接口提供高精度的系統(tǒng)時(shí)鐘源，本實(shí)用新型節(jié)省了外部晶振的使用成本，用非常低的成本實(shí)現(xiàn)了 USB1. 1/USB2. O主機(jī)接口的免晶振技術(shù)，并且還獲得了高性能，在免晶振設(shè)計(jì)領(lǐng)域中具有革命性的突破。

圖I為本實(shí)用新型USB主機(jī)接口的免晶振實(shí)現(xiàn)電路的結(jié)構(gòu)框圖。圖2為本實(shí)用新型USB主機(jī)接口的免晶振實(shí)現(xiàn)電路所使用的自校準(zhǔn)過(guò)程的工作流程圖。
具體實(shí)施方式
以下結(jié)合附圖和具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步闡述。圖I中標(biāo)號(hào)對(duì)應(yīng)的元件1.無(wú)負(fù)載電容LDO ；2. RC振蕩器；3.鎖相環(huán)電路；4.鎖相·環(huán)模擬電路；5.多相位時(shí)鐘產(chǎn)生電路；6.比較時(shí)鐘產(chǎn)生電路；7.可編程環(huán)路分頻器；8.時(shí)鐘自校準(zhǔn)模塊；9.頻率比較單元；10.仲裁單元；11.分頻數(shù)粗調(diào)加減單元；12.分頻數(shù)細(xì)調(diào)加減單元；13.存儲(chǔ)單元；14.外部時(shí)鐘基準(zhǔn)。圖2中標(biāo)號(hào)對(duì)應(yīng)的元件A.分頻數(shù)初始值；B.是否采用EEPROM配置分頻數(shù)判決器；C.分頻數(shù)暫存值；D.分頻數(shù)粗調(diào)加減操作；E.分頻數(shù)細(xì)調(diào)加減操作；F.鎖相環(huán)產(chǎn)生相應(yīng)穩(wěn)定的比較時(shí)鐘頻率；G.兩種時(shí)鐘頻率進(jìn)行比較；H.比較時(shí)鐘頻率偏離理想值較大或較小判決器；I.比較時(shí)鐘頻率約等于理想值判決器J. OPT存儲(chǔ)最終數(shù)據(jù)；K. EEPROM配置數(shù)據(jù)；L.時(shí)鐘自校準(zhǔn)結(jié)束，免晶振實(shí)現(xiàn)算法結(jié)束。請(qǐng)參閱圖I，本實(shí)用新型USB主機(jī)接口的免晶振實(shí)現(xiàn)電路較佳實(shí)施方式包括無(wú)負(fù)載電容LDO (I)、RC振蕩器(2 )、鎖相環(huán)電路(3 )、時(shí)鐘自校準(zhǔn)模塊(8 )和外部時(shí)鐘基準(zhǔn)(14 )，其中鎖相環(huán)電路(3)中又包括鎖相環(huán)模擬電路(4)、可編程環(huán)路分頻器(7)、多相位時(shí)鐘產(chǎn)生電路(5 )和比較時(shí)鐘產(chǎn)生電路(6 )，時(shí)鐘自校準(zhǔn)模塊(8 )又包括了頻率比較單元(9 )、分頻數(shù)粗調(diào)加減單元(11)、分頻數(shù)細(xì)調(diào)加減單元(12)、仲裁單元(10)和存儲(chǔ)單元(13)。無(wú)輸出電容LDO (I)的IA輸出端與RC振蕩器(2)的2A輸入端以及鎖相環(huán)電路
(3)的3A輸入端相連，該連線表示無(wú)負(fù)載電容LDO (I)為RC振蕩器(2)和鎖相環(huán)電路(3)提供內(nèi)部電源，以提高RC振蕩器(2)振蕩頻率和鎖相環(huán)電路(3)輸出時(shí)鐘頻率的電源抑制比并減小時(shí)鐘抖動(dòng)；無(wú)輸出電容LDO (I)的IB輸出端與RC振蕩器(2)的2B輸入端相連，無(wú)輸出電容LDO (I)的IC輸出端與RC振蕩器(2)的2C輸入端相連，這兩根連線的作用是無(wú)輸出電容LDO (I)為RC振蕩器(2)提供基準(zhǔn)電壓和用于補(bǔ)償溫度漂移的正溫系數(shù)電流，進(jìn)而實(shí)現(xiàn)低溫漂的RC振蕩時(shí)鐘；RC振蕩器(2)的2D輸出端與鎖相環(huán)模擬電路(4)的4A輸入端相連，該連線表示RC振蕩器(2)的振蕩時(shí)鐘作為鎖相環(huán)電路(3)的輸入時(shí)鐘源；鎖相環(huán)模擬電路(4)的4B輸入端與可編程環(huán)路分頻器(7)的7A輸出端相連，表示可編程環(huán)路分頻器(7)的分頻時(shí)鐘輸出作為鎖相環(huán)電路(3)的反饋時(shí)鐘；鎖相環(huán)模擬電路(4)的4C輸出端與多相位時(shí)鐘產(chǎn)生電路(5)的5A輸入端相連；多相位時(shí)鐘產(chǎn)生電路(5)的5B輸出端與可編程環(huán)路分頻器(7)的7D輸入端相連，表示多相位時(shí)鐘送入可編程環(huán)路分頻器(7)，以提供高頻時(shí)鐘和產(chǎn)生分?jǐn)?shù)分頻數(shù)；多相位時(shí)鐘產(chǎn)生電路(5)的5C輸出端與比較時(shí)鐘產(chǎn)生電路
(6)的6A輸入端相連；比較時(shí)鐘產(chǎn)生電路(6)的6B輸出端與頻率比較單元(9)的9A輸入端相連，表示鎖相環(huán)電路(3)為頻率比較單元(9)提供比較時(shí)鐘；頻率比較單元(9)的9B輸入端與外部時(shí)鐘基準(zhǔn)(14)的14A端相連，表示外部時(shí)鐘基準(zhǔn)(14)為頻率比較單元(9)提供基準(zhǔn)時(shí)鐘；頻率比較單元(9)的9C輸出端與仲裁單元(10)的IOA輸入端相連，為仲裁單元
(10)提供判決用的數(shù)據(jù)；仲裁單元(10)的IOE輸入端與存儲(chǔ)單元(13)的13B輸出端相連，表示仲裁單元(10)處理可更改存儲(chǔ)單元(如電可擦寫可編程只讀存儲(chǔ)器EEPROM，等)配置分頻數(shù)情形；仲裁單元(10)的IOB輸出端與分頻數(shù)粗調(diào)加減單元(11)的IlA輸入端相連，表示仲裁單元(10)判決比較時(shí)鐘頻率偏離理想值較大，鎖相環(huán)電路(3)的頻率調(diào)整進(jìn)入粗調(diào)模式；仲裁單元(10)的IOC輸出端與分頻數(shù)細(xì)調(diào)加減單元(12)的12A輸入端相連，表示仲裁單元(10)判決比較時(shí)鐘頻率偏離理想值較小，鎖相環(huán)電路(3)的頻率調(diào)整進(jìn)入細(xì)調(diào)模式；仲裁單元(10)的IOD輸出端與存儲(chǔ)單元(13)的13A輸入端相連，表示仲裁單元(10)判決比較時(shí)鐘頻率已趨于理想值，存儲(chǔ)單元(13)存儲(chǔ)最終數(shù)據(jù)；分頻數(shù)粗調(diào)加減單元(11)的IlB輸入端、分頻數(shù)細(xì)調(diào)加減單元(12)的12B輸入端、存儲(chǔ)單元(13)的13C輸出端以及可編程環(huán)路分頻器(7)的7B輸入端相連，表示粗調(diào)時(shí)的整數(shù)分頻數(shù)或者細(xì)調(diào)時(shí)的整數(shù)分頻數(shù) 或者最終存儲(chǔ)整數(shù)分頻數(shù)作為鎖相環(huán)電路(3)的整數(shù)分頻數(shù)；分頻數(shù)細(xì)調(diào)加減單元(12)的12C輸入端、存儲(chǔ)單元(13)的13D輸出端以及可編程環(huán)路分頻器(7)的7C輸入端相連，表示細(xì)調(diào)時(shí)的分?jǐn)?shù)分頻數(shù)或者最終存儲(chǔ)分?jǐn)?shù)分頻數(shù)作為鎖相環(huán)電路(3)的分?jǐn)?shù)分頻數(shù)。無(wú)輸出電容LDO (I)在本實(shí)用新型中所起的作用為為內(nèi)部RC振蕩器(2)和鎖相環(huán)電路(3 )提供穩(wěn)定的電源電壓，以提高RC振蕩頻率和鎖相環(huán)輸出時(shí)鐘頻率的電源抑制比并減小時(shí)鐘抖動(dòng)；另一方面，無(wú)輸出電容LDO (I)還為RC振蕩器(2)提供基準(zhǔn)電壓和用于補(bǔ)償溫度漂移的正溫系數(shù)電流，進(jìn)而實(shí)現(xiàn)RC振蕩時(shí)鐘的低溫漂特性。采用無(wú)輸出電容結(jié)構(gòu)的原因是為USB主機(jī)接口的免晶振實(shí)現(xiàn)電路節(jié)省一個(gè)I/O和外掛大負(fù)載電容，從而在實(shí)現(xiàn)高性能的前提下不會(huì)增加成本。RC振蕩器(2)所起的作用為為內(nèi)部鎖相環(huán)電路(3)提供一低失調(diào)低溫漂高電源抑制比的穩(wěn)定輸入時(shí)鐘源，這樣在鎖相環(huán)電路(3)的可編程環(huán)路分頻器(7)的分頻數(shù)固定后，其輸出時(shí)鐘頻率受失調(diào)、溫度和電源電壓的影響極小，其頻率變化范圍可以滿足USB1. 1/2. O主機(jī)接口可接受的頻率變化范圍。內(nèi)部鎖相環(huán)電路(3)包括鎖相環(huán)模擬電路(4)、可編程環(huán)路分頻器(7)、多相位時(shí)鐘產(chǎn)生電路(6 )和比較時(shí)鐘產(chǎn)生電路(7 )，其中鎖相環(huán)模擬電路(4 )和多相位時(shí)鐘產(chǎn)生電路
(5)響應(yīng)輸入時(shí)鐘和反饋時(shí)鐘，并產(chǎn)生多相位的輸出時(shí)鐘送入可編程環(huán)路分頻器(7)，以提供高頻時(shí)鐘和產(chǎn)生分?jǐn)?shù)分頻數(shù)；比較時(shí)鐘產(chǎn)生電路(6)為時(shí)鐘自校準(zhǔn)模塊(8)提供比較時(shí)鐘；可編程環(huán)路分頻器(7)包括整數(shù)分頻和分?jǐn)?shù)分頻，分?jǐn)?shù)分頻由多相位時(shí)鐘產(chǎn)生，可以使鎖相環(huán)電路(3)輸出時(shí)鐘滿足更高精度的要求。對(duì)于USB1. I主機(jī)接口，所需的時(shí)鐘精度滿足以下范圍-0. 25% O. 25% ;對(duì)于USB2. O主機(jī)接口，所需的時(shí)鐘精度滿足以下范圍，全速模式下為-O. 25% O. 25%，高速模式下為-O. 05% O. 05%。本實(shí)用新型提出的基于RC振蕩器和鎖相環(huán)的免晶振實(shí)現(xiàn)電路可以為USB1. 1/2. O主機(jī)接口提供滿足上述要求的時(shí)鐘頻率。時(shí)鐘自校準(zhǔn)模塊(8)包括頻率比較單元(9)、分頻數(shù)粗調(diào)加減單元(11)、分頻數(shù)細(xì)調(diào)加減單元(12)、仲裁單元(10)和存儲(chǔ)單元(13)。頻率比較單元(9)對(duì)外部基準(zhǔn)時(shí)鐘(14)計(jì)數(shù)若干周期，并計(jì)算該時(shí)間段比較時(shí)鐘的計(jì)數(shù)次數(shù)，進(jìn)而判斷出記錄的計(jì)數(shù)次數(shù)相對(duì)于理想計(jì)數(shù)值的偏離并計(jì)算出頻率偏離，該頻率偏離被送入仲裁單元(10)進(jìn)行判決。仲裁單元(10)判決頻率比較單元(9)計(jì)算出的頻率偏離，若為較大頻率偏離，則執(zhí)行分頻數(shù)粗調(diào)加減單元(11)的功能；若為較小頻率偏離，則執(zhí)行分頻數(shù)細(xì)調(diào)加減單元
(12)的功能；若為極小頻率偏離，則將最終值寫入存儲(chǔ)單元(13)。分頻數(shù)粗調(diào)加減單元(11)對(duì)可編程環(huán)路分頻器(7)的整數(shù)分頻數(shù)進(jìn)行加減操作；分頻數(shù)細(xì)調(diào)加減單元(12)對(duì)可編程環(huán)路分頻器(7)的整數(shù)分頻數(shù)和分?jǐn)?shù)分頻數(shù)進(jìn)行加減操作。存儲(chǔ)單元(13)兼容兩種存儲(chǔ)結(jié)構(gòu)可更改存儲(chǔ)單元(如電可擦寫可編程只讀存儲(chǔ)器EEPR0M，等)和單次寫入存儲(chǔ)單元(如單次編程存儲(chǔ)器OPT，等)，可通過(guò)時(shí)鐘自校準(zhǔn)方法固定單次寫入存儲(chǔ)單元的存儲(chǔ)值，還可以忽略該存儲(chǔ)值，通過(guò)可更改存儲(chǔ)單元對(duì)時(shí)鐘頻率進(jìn)行再校準(zhǔn)?！ふ?qǐng)參閱圖2，本實(shí)用新型USB主機(jī)接口的免晶振實(shí)現(xiàn)電路需要通過(guò)所述外部時(shí)鐘基準(zhǔn)進(jìn)行時(shí)鐘自校準(zhǔn)，其自校準(zhǔn)過(guò)程按照以下步驟實(shí)施步驟A，確定分頻數(shù)初始值；步驟B，仲裁單元(10)判決是否存在可更改存儲(chǔ)單元(如電可擦寫可編程只讀存儲(chǔ)器EEPR0M，等)配置可編程環(huán)路分頻器(7 )情形，若存在則將配置值作為可編程環(huán)路分頻器(7)的分頻數(shù)，然后執(zhí)行Yl流程并跳轉(zhuǎn)入步驟K，否則執(zhí)行NI流程并進(jìn)入步驟B ;步驟C，將得到的分頻數(shù)值寫入暫存寄存器，得到分頻數(shù)暫存值；通過(guò)仲裁單元
(10)判決單次寫入存儲(chǔ)單元(如單次編程存儲(chǔ)器0PT，等)的儲(chǔ)存值是否已經(jīng)固定，若已固定則執(zhí)行P3流程，將固定值作為可編程環(huán)路分頻器(7)的分頻數(shù)，然后跳轉(zhuǎn)到步驟J ;若還未固定則通過(guò)仲裁單元(10)判決分頻數(shù)暫存值是否為最初數(shù)據(jù)，若為最初數(shù)據(jù)，則執(zhí)行P2流程并跳轉(zhuǎn)入步驟F ;若不是最初數(shù)據(jù)，則執(zhí)行Pl流程，將步驟H或步驟I中前一次運(yùn)算得到的值作為分頻數(shù)暫存值，并轉(zhuǎn)入步驟D ；步驟D，分頻數(shù)粗調(diào)加減單元(11)對(duì)可編程環(huán)路分頻器(7)的整數(shù)分頻數(shù)進(jìn)行加減操作，新產(chǎn)生的分頻數(shù)值被送入暫存器，跳轉(zhuǎn)入步驟F ;步驟E，分頻數(shù)細(xì)調(diào)加減單元(12)對(duì)可編程環(huán)路分頻器(7)的整數(shù)分頻數(shù)和分?jǐn)?shù)分頻數(shù)進(jìn)行加減操作，新產(chǎn)生的分頻數(shù)值被送入暫存器，跳轉(zhuǎn)入步驟F ;步驟F，鎖相環(huán)電路進(jìn)入鎖定狀態(tài)并產(chǎn)生穩(wěn)定的系統(tǒng)時(shí)鐘和比較時(shí)鐘；步驟G，頻率比較單元(9)對(duì)外部基準(zhǔn)時(shí)鐘(14)計(jì)數(shù)若干周期，并計(jì)算該時(shí)間段內(nèi)比較時(shí)鐘的計(jì)數(shù)次數(shù)，進(jìn)而判斷出記錄的計(jì)數(shù)次數(shù)相對(duì)于理想計(jì)數(shù)值的偏離并計(jì)算出頻率偏離；步驟H，仲裁單元(10)判斷步驟G中頻率偏離的相對(duì)值，若為較大頻率偏離，則執(zhí)行Y2流程并跳轉(zhuǎn)入步驟D ;若不是較大頻率偏離，則執(zhí)行N2流程并轉(zhuǎn)入步驟I ;步驟I，仲裁單元(10)判斷步驟G中頻率偏離的相對(duì)值，若為較小頻率偏離，則執(zhí)行N3流程并跳轉(zhuǎn)入步驟D ;若為極小頻率偏離，則執(zhí)行Y3流程并轉(zhuǎn)入步驟J ；步驟J，將暫存器的最終值作為單次寫入存儲(chǔ)單元(如單次編程存儲(chǔ)器0PT，等)的固定值；步驟K，可更改存儲(chǔ)單元已配置所述可編程環(huán)路分頻器(7)的分頻數(shù)，無(wú)需時(shí)鐘自校準(zhǔn)；步驟L，時(shí)鐘自校 準(zhǔn)結(jié)束，免晶振實(shí)現(xiàn)算法結(jié)束。
權(quán)利要求1.一種USB主機(jī)接口的免晶振實(shí)現(xiàn)電路，該電路基于一 RC振蕩器和一鎖相環(huán)，其特征在于所述免晶振實(shí)現(xiàn)電路包括一無(wú)輸出電容LDO、一與該無(wú)輸出電容LDO相連的RC振蕩器、一與該RC振蕩器相連的鎖相環(huán)電路、一與該鎖相環(huán)電路相連的時(shí)鐘自校準(zhǔn)模塊及一外部時(shí)鐘基準(zhǔn)，所述鎖相環(huán)電路包括一鎖相環(huán)模擬電路、一與該鎖相環(huán)模擬電路相連的多相位時(shí)鐘產(chǎn)生電路、一與該多相位時(shí)鐘產(chǎn)生電路相連的可編程環(huán)路分頻器及一與該多相位時(shí)鐘產(chǎn)生電路相連的比較時(shí)鐘產(chǎn)生電路，所述時(shí)鐘自校準(zhǔn)模塊又包括一頻率比較單元、一與該頻率比較單元相連的仲裁單元、一與該仲裁單元相連的分頻數(shù)粗調(diào)加減單元、一與該仲裁單元相連的分頻數(shù)細(xì)調(diào)加減單元及一連接于該仲裁單元及該可編程環(huán)路分頻器之間的存儲(chǔ)單元。
2.如權(quán)利要求I中所述的USB主機(jī)接口的免晶振實(shí)現(xiàn)電路，其特征在于所述無(wú)輸出電容LDO的一 IA輸出端與所述RC振蕩器的一 2A輸入端以及所述鎖相環(huán)電路的一 3A輸入端相連；所述無(wú)輸出電容LDO的一 IB輸出端與所述RC振蕩器的一 2B輸入端相連，所述無(wú)負(fù)載電容LDO的一 IC輸出端與所述RC振蕩器的一 2C輸入端相連。
3.如權(quán)利要求2中所述的USB主機(jī)接口的免晶振實(shí)現(xiàn)電路，其特征在于所述RC振蕩器的一 2D輸出端與所述鎖相環(huán)模擬電路的一 4A輸入端相連；所述鎖相環(huán)模擬電路的一 4B輸入端與所述可編程環(huán)路分頻器的一 7A輸出端相連。
4.如權(quán)利要求3中所述的USB主機(jī)接口的免晶振實(shí)現(xiàn)電路，其特征在于所述鎖相環(huán)模擬電路的一 4C輸出端與所述多相位時(shí)鐘產(chǎn)生電路的一 5A輸入端相連；所述多相位時(shí)鐘產(chǎn)生電路的一 5B輸出端與所述可編程環(huán)路分頻器的一 7D輸入端相連；所述多相位時(shí)鐘產(chǎn)生電路的一 5C輸出端與所述比較時(shí)鐘產(chǎn)生電路的一 6A輸入端相連；所述比較時(shí)鐘產(chǎn)生電路的一 6B輸出端與所述頻率比較單兀的一 9A輸入端相連。
5.如權(quán)利要求4中所述的USB主機(jī)接口的免晶振實(shí)現(xiàn)電路，其特征在于所述頻率比較單元的一 9B輸入端與所述外部時(shí)鐘基準(zhǔn)的一 14A端相連；所述頻率比較單元的一 9C輸出端與所述仲裁單元的一 IOA輸入端相連；所述仲裁單元的一 IOE輸入端與所述存儲(chǔ)單元的一 13B輸出端相連；所述仲裁單元的一 IOB輸出端與所述分頻數(shù)粗調(diào)加減單元的一 IlA輸入端相連；所述仲裁單元的一 IOC輸出端與所述分頻數(shù)細(xì)調(diào)加減單元的一 12A輸入端相連；所述仲裁單元的一 IOD輸出端與所述存儲(chǔ)單元的一 13A輸入端相連；所述分頻數(shù)粗調(diào)加減單元的一 IlB輸入端、所述分頻數(shù)細(xì)調(diào)加減單元的一 12B輸入端、所述存儲(chǔ)單元的一13C輸出端以及所述可編程環(huán)路分頻器的一 7B輸入端相連；所述分頻數(shù)細(xì)調(diào)加減單元的一12C輸入端、所述存儲(chǔ)單元的一 13D輸出端以及所述可編程環(huán)路分頻器的一 7C輸入端相連。
專利摘要一種USB主機(jī)接口的免晶振實(shí)現(xiàn)電路，包括一無(wú)輸出電容LDO、一與無(wú)輸出電容LDO相連的RC振蕩器、一與RC振蕩器相連的鎖相環(huán)電路、一與鎖相環(huán)電路相連的時(shí)鐘自校準(zhǔn)模塊及一外部時(shí)鐘基準(zhǔn)，鎖相環(huán)電路包括一鎖相環(huán)模擬電路、一與鎖相環(huán)模擬電路相連的多相位時(shí)鐘產(chǎn)生電路、一與多相位時(shí)鐘產(chǎn)生電路相連的可編程環(huán)路分頻器及一與多相位時(shí)鐘產(chǎn)生電路相連的比較時(shí)鐘產(chǎn)生電路，時(shí)鐘自校準(zhǔn)模塊包括一頻率比較單元、一與頻率比較單元相連的仲裁單元、一與仲裁單元相連的分頻數(shù)粗調(diào)加減單元、一與仲裁單元相連的分頻數(shù)細(xì)調(diào)加減單元及一存儲(chǔ)單元。本實(shí)用新型節(jié)省了外部晶振的使用成本。
文檔編號(hào)H03L7/18GK202772868SQ201220350468
公開日2013年3月6日 申請(qǐng)日期2012年7月19日 優(yōu)先權(quán)日2012年7月19日
發(fā)明者向建軍 申請(qǐng)人:成都銳成芯微科技有限責(zé)任公司