專利名稱:電壓鉗位電路的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及集成電路技術(shù)領(lǐng)域,特別涉及一種電壓鉗位電路。
背景技術(shù):
在許多集成電路和電路單元中,都需要電壓發(fā)生器(voltage generator)提供穩(wěn)定的電壓供系統(tǒng)使用。為防止電壓發(fā)生器輸出的電壓超出預(yù)先設(shè)定的電壓值,或是需要將電壓發(fā)生器輸出的電壓進行降壓,許多電壓發(fā)生器的輸出端通常連接有電壓鉗位電路。圖1為現(xiàn)有技術(shù)中常用的一種電壓鉗位電路。如圖1所示,所述電壓鉗位電路包括:PM0S管組10、PMOS管PlO和NMOS管N10。PMOS管組10包括η個依次串聯(lián)的PMOS管PlU…、Pin,每個串聯(lián)的PMOS管的源極與相鄰PMOS管的漏極連接,每個串聯(lián)的PMOS管的柵極與各自的漏極連接,PMOS管Pln的源極作為PMOS管組10的輸入端接入輸入電壓Vclp,PMOS管Pll的漏極作為PMOS管組10的輸出端與PMOS管PlO的源極連接。PMOS管PlO的柵極輸入電源電壓Vdd,漏極與NMOS管NlO的漏極連接。NMOS管NlO的柵極與漏極連接,源極連接到地。當(dāng)電壓發(fā)生器產(chǎn) 生的輸入電壓Vclp大于設(shè)定的鉗位電壓時,電壓鉗位電路中的所有晶體管導(dǎo)通,一部分電荷通過電壓鉗位電路流入大地,進行放電,從而將電壓發(fā)生器產(chǎn)生的輸入電壓Vclp控制在預(yù)先設(shè)定的電壓值。然而,在電壓鉗位過程中,流過電壓鉗位電路中的電流比較大,圖1所示的電壓鉗位電路必需使用大尺寸的晶體管,降低了電路的集成度。另一方面,由于電壓鉗位電路的放電回路由多個晶體管構(gòu)成,電壓鉗位電路的放電能力也不夠強。更多關(guān)于電壓鉗位電路的技術(shù)方案可以參考申請?zhí)枮?01210076024.6、發(fā)明名稱為一種電源鉗位電路的中國專利申請文件。
發(fā)明內(nèi)容
本發(fā)明解決的是現(xiàn)有技術(shù)中電壓鉗位電路的晶體管尺寸較大、放電能力較差的問題。為解決上述問題,本發(fā)明提供了一種電壓鉗位電路,包括:晶體管組,所述晶體管組包括多個串聯(lián)晶體管,所述晶體管組的輸入端接入輸入電壓;第一晶體管,所述第一晶體管的控制端接入第一電壓、第一端與所述晶體管組的輸出端連接;第二晶體管,所述第二晶體管的控制端和第一端與所述第一晶體管的第二端連接,第二端接入第二電壓,所述第二電壓低于所述第一電壓;還包括:第三晶體管,所述第三晶體管的類型與所述第二晶體管的類型相同,所述第三晶體管的控制端與所述第二晶體管的控制端連接,第一端接入所述輸入電壓,第二端接入所述第二電壓,所述第三晶體管的尺寸大于所述串聯(lián)晶體管、所述第一晶體管和所述第二晶體管的尺寸??蛇x的,所述第三晶體管的尺寸根據(jù)流過所述第三晶體管的電流確定。
可選的,所述串聯(lián)晶體管的數(shù)量根據(jù)鉗位電壓和所述串聯(lián)晶體管的閾值電壓確定??蛇x的,所述串聯(lián)晶體管為PMOS管??蛇x的,所述串聯(lián)晶體管的溝道寬長比小于1:1??蛇x的,所述第一晶體管為PMOS管,控制端為柵極,第一端為源極,第二端為漏極。可選的,所述第二晶體管為NMOS管,控制端為柵極,第一端為漏極,第二端為源極。可選的,所述第三晶體管為NMOS管,控制端為柵極,第一端為漏極,第二端為源極??蛇x的,所述第三晶體管的溝道寬長比不小于50:1。可選的,所述第一電壓為電源電壓,所述第二電壓為地線電壓。與現(xiàn)有技術(shù)相比,本發(fā)明技術(shù)方案提供的電壓鉗位電路具有以下有益效果使用多個小尺寸晶體管檢測電壓、一個大尺寸的晶體管進行放電,節(jié)省了電路面積,提高了電路的集成度;通過一個大尺寸的晶體管完成放電,增強了電壓鉗位電路的放電能力。
圖1是現(xiàn)有的一種電壓鉗位電路的示意圖; 圖2是本發(fā)明實施例的電壓鉗位電路的示意圖。
具體實施例方式正如背景技術(shù)中所描述的,在對輸入電壓進行鉗位的過程中,會有較大的電流流過電壓鉗位電路,因此,現(xiàn)有技術(shù)中的鉗位電路使用的都是大尺寸的晶體管,由此造成了電路集成度低的問題。另一方面,電壓鉗位電路的放電回路由多個晶體管構(gòu)成,降低了電壓鉗位電路的放電能力。本技術(shù)方案的發(fā)明人考慮,是否可以使用小尺寸的晶體管替代現(xiàn)有技術(shù)電壓鉗位電路中的大尺寸晶體管。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂,下面結(jié)合附圖和實施例對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明,但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施,因此本發(fā)明不受下面公開的具體實施例的限制。本發(fā)明實施方式的電壓鉗位電路包括晶體管組,所述晶體管組包括多個串聯(lián)晶體管,所述晶體管組的輸入端接入輸入電壓;第一晶體管,所述第一晶體管的控制端接入第一電壓、第一端與所述晶體管組的輸出端連接;第二晶體管,所述第二晶體管的控制端和第一端與所述第一晶體管的第二端連接,第二端接入第二電壓,所述第二電壓低于所述第一電壓;第三晶體管,所述第三晶體管的類型與所述第二晶體管的類型相同,所述第三晶體管的控制端與所述第二晶體管的控制端連接,第一端接入所述輸入電壓,第二端接入所述第二電壓,所述第三晶體管的尺寸大于所述串聯(lián)晶體管、所述第一晶體管和所述第二晶體管的尺寸。
下面結(jié)合附圖和實施例對本發(fā)明具體實施方式
做詳細的說明。圖2是本發(fā)明實施例的電壓鉗位電路的示意圖,所述電壓鉗位電路包括晶體管組20、第一晶體管P20、第二晶體管N20和第三晶體管N21。所述晶體管組20包括η個串聯(lián)晶體管Ρ21、…、Ρ2η,在本實施例中,所述串聯(lián)晶體管為PMOS管,每個PMOS管的源極與相鄰PMOS管的漏極連接、柵極與各自的漏極連接。所述晶體管組20的輸入端為最后一個串聯(lián)晶體管(即PMOS管Ρ2η)的源極,輸出端為第一個串聯(lián)晶體管(即PMOS管Ρ21)的漏極。所述晶體管組20的輸入端接入輸入電壓Vclp。所述第一晶體管P20的控制端接入第一電壓Vdd、第一端與所述晶體管組20的輸出端連接。在本實施例中,所述第一晶體管P20為PMOS管,控制端為柵極,第一端為源極,第二端為漏極,所述第一電壓Vdd為電源電壓。所述第二晶體管N20的控制端和第一端與所述第一晶體管P20的第二端連接,第二端接入第二電壓,所述第二電壓低于所述第一電壓Vdd。在本實施例中,所述第二晶體管N20為NMOS管,控制端為柵極,第一端為漏極,第二端為源極,所述第二電壓為地線電壓。所述第三晶體管N21的類型與所述第二晶體管N20的類型相同,即在本實施例中,所述晶體管N21也為NMOS管,控制端為柵極,第一端為漏極,第二端為源極。所述第三晶體管N21的控制端與所述第二晶體管N20的控制端連接,第一端接入所述輸入電壓Vclp,第二端接入所述第二電壓。所述第三晶體管N21的尺寸大于所述串聯(lián)晶體管、所述第一晶體管P20和所述第二晶體管N20的尺寸。需要說明的是,本領(lǐng)域技術(shù)人員應(yīng)當(dāng)可以理解,在本實施例中,所述串聯(lián)晶體管、所述第一晶體管P20和所述第二晶體管N20的類型并不是用來限定本發(fā)明,在其它實施例中,所述串聯(lián)晶體管可以為NMOS管,所述第一晶體管P20可以為NMOS管,所述第二晶體管N20可以為PMOS管。為更好地對本發(fā)明的實施例進行理解,下面結(jié)合附圖2對本發(fā)明技術(shù)方案電壓鉗位電路的工作原理進行說明。所述輸入電壓Vclp —般由電壓發(fā)生器產(chǎn)生,為防止由于所述輸入電壓Vclp過高而損壞電壓發(fā)生器后接的電路元器件或?qū)⑺鲚斎腚妷篤clp進行降壓,需要將所述輸入電壓Vclp限制在預(yù)先設(shè)定的電壓值,所述預(yù)先設(shè)定的電壓值即為鉗位電壓。參考圖2,當(dāng)電壓發(fā)生器開始工作之后,所述輸入電壓Vclp不斷升高,當(dāng)所述輸入電壓Vclp與所述鉗位電壓相等時,所述電壓鉗位電路開始工作。此時,Vclp-n*Vtl=Vdd+Vt2時,其中,η表示所述串聯(lián)晶體管的數(shù)量,Vtl表示所述串聯(lián)晶體管的閾值電壓,Vdd表示所述第一電壓,Vt2表示所述第一晶體管Ρ20的閾值電壓。由于所述電壓鉗位電路開始工作時的所述輸入電壓Vclp即為所述鉗位電壓,所述串聯(lián)晶體管的閾值電壓Vtl、所述第一晶體管P20的閾值電壓Vt2和所述第一電壓Vdd均為確定值,因此,可確定所述串聯(lián)晶體管的數(shù)量η。所述電壓鉗位電路開始工作后,有電流經(jīng)過所述晶體管組20、所述第一晶體管Ρ20和所述第二晶體管Ν20。所述第三晶體管Ν21與所述第二晶體管Ν20成電流鏡結(jié)構(gòu),流過所述第三晶體管Ν21的電流與流過所述第二晶體管Ν20的電流的比值等于所述第三晶體管Ν21的溝道寬長比與所述第二晶體管Ν20的溝道寬長比的比值。由于流過所述第三晶體管Ν21的電流較大, 大部分的電荷通過所述第三晶體管N21釋放,只有很小的電流流過所述串聯(lián)晶體管、所述第一晶體管P20和所述第二晶體管N20,因此,所述串聯(lián)晶體管、所述第一晶體管P20和所述第二晶體管N20可以是小尺寸的晶體管,只有所述第三晶體管N21需要使用大尺寸的晶體管。在實際應(yīng)用中,所述串聯(lián)晶體管、所述第一晶體管P20、所述第二晶體管N20和所述第三晶體管N21的尺寸可根據(jù)具體電路結(jié)構(gòu)和流過晶體管的電流大小確定。在本實施例中,所述串聯(lián)晶體管的溝道寬長比小于1:1,所述第三晶體管N21的溝道寬長比不小于50:1。綜上所述,本發(fā)明技術(shù)方案提供的電壓鉗位電路分為了兩個回路電壓檢測回路和放電回路。所述電壓檢測回路包括所述晶體管組20、所述第一晶體管P20、所述第二晶體管N20,用于檢測所述輸入電壓Vclp,當(dāng)所述輸入電壓Vclp達到所述鉗位電壓時,所述電壓鉗位電路開始工作;所述放電回路包括所述第三晶體管N21,用于放電,對所述輸入電壓Vclp進行鉗位。所述電壓鉗位電路只需要一個大尺寸的晶體管,有效地節(jié)省了電路面積,提高了電路的集成度,另一方面,由于所述放電回路只包括一個晶體管,也增強了所述電壓鉗位電路的放電能力。本發(fā)明雖然已以較佳實施例公開如上,但其并不是用來限定本發(fā)明,任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi),都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改,因此,凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容,依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾,均屬于本發(fā)明技術(shù)方案的保護范圍。
權(quán)利要求
1.一種電壓鉗位電路,包括:晶體管組,所述晶體管組包括多個串聯(lián)晶體管,所述晶體管組的輸入端接入輸入電壓;第一晶體管,所述第一晶體管的控制端接入第一電壓、第一端與所述晶體管組的輸出端連接;第二晶體管,所述第二晶體管的控制端和第一端與所述第一晶體管的第二端連接,第二端接入第二電壓,所述第二電壓低于所述第一電壓; 其特征在于,還包括: 第三晶體管,所述第三晶體管的類型與所述第二晶體管的類型相同,所述第三晶體管的控制端與所述第二晶體管的控制端連接,第一端接入所述輸入電壓,第二端接入所述第二電壓,所述第三晶體管的尺寸大于所述串聯(lián)晶體管、所述第一晶體管和所述第二晶體管的尺寸。
2.根據(jù)權(quán)利要求1所述的電壓鉗位電路,其特征在于,所述第三晶體管的尺寸根據(jù)流過所述第三晶體管的電流確定。
3.根據(jù)權(quán)利要求1所述的電壓鉗位電路,其特征在于,所述串聯(lián)晶體管的數(shù)量根據(jù)鉗位電壓和所述串聯(lián)晶體管的閾值電壓確定。
4.根據(jù)權(quán)利要求1所述的電壓鉗位電路,其特征在于,所述串聯(lián)晶體管為PMOS管。
5.根據(jù)權(quán)利要求4所述的電壓鉗位電路,其特征在于,所述串聯(lián)晶體管的溝道寬長比小于1:1。
6.根據(jù)權(quán)利要求1所述的電壓鉗位電路,其特征在于,所述第一晶體管為PMOS管,控制端為柵極,第一端為源極,第二端為漏極。
7.根據(jù)權(quán)利要求1所述的電壓鉗位電路,其特征在于,所述第二晶體管為NMOS管,控制端為柵極,第一端為漏極,第二端為源極。
8.根據(jù)權(quán)利要求7所述的電壓鉗位電路,其特征在于,所述第三晶體管為NMOS管,控制端為柵極,第一端為漏極,第二端為源極。
9.根據(jù)權(quán)利要求8所述的電壓鉗位電路,其特征在于,所述第三晶體管的溝道寬長比不小于50:1。
10.根據(jù)權(quán)利要求1所述的電壓鉗位電路,其特征在于,所述第一電壓為電源電壓,所述第二電壓為地線電壓。
全文摘要
一種電壓鉗位電路,包括晶體管組、第一晶體管和第二晶體管;還包括第三晶體管,所述第三晶體管的類型與所述第二晶體管的類型相同,所述第三晶體管的控制端與所述第二晶體管的控制端連接,第一端接入輸入電壓,第二端接入第二電壓,所述第三晶體管的尺寸大于所述晶體管組中的串聯(lián)晶體管、所述第一晶體管和所述第二晶體管的尺寸。本發(fā)明技術(shù)方案提供的電壓鉗位電路,只需使用一個大尺寸的晶體管,有效地節(jié)省了電路面積,并增強了電壓鉗位電路的放電能力。
文檔編號H03K17/08GK103078614SQ20121056412
公開日2013年5月1日 申請日期2012年12月21日 優(yōu)先權(quán)日2012年12月21日
發(fā)明者胡劍, 楊光軍 申請人:上海宏力半導(dǎo)體制造有限公司