專利名稱：壓控延遲電路及其共模補償方法
技術領域：
本發(fā)明是關于一種壓控延遲電路的裝置及方法，特別是關于一種壓控延遲電路及其共模補償方法。
背景技術：
壓控延遲電路(Voltagecontrolled delay circuits ;VCDC)廣泛地使用在各種應用，例如:環(huán)形振蕩器(ring oscillator)和延遲鎖相回路(delay lock loop)等。其中，令人關注的特殊應用是壓控環(huán)形振蕩器。壓控環(huán)形振蕩器具有架構在環(huán)形組態(tài)的多級的V⑶C及由輸入到輸出的電路延遲。其中，每一級的V⑶C接收來自前級的輸入并且輸出一輸出給下一級，并且由控制電壓控制由輸入到輸出的電路延遲。圖1是3階壓控環(huán)形振蕩器100的示意圖。參照圖1，3階壓控環(huán)形振蕩器100包括三個V⑶C 110、120、130、輸入、輸出及由輸入到輸出的電路延遲。每個V⑶C架構在一差動電路拓墣，且具有第一輸入端(正端)Vi+、第二輸入端(負端)V1-、第一輸出端(正端)V。+、第二輸出端(負端)V。-和控制端TC。此輸入定義為在第一輸入端(正端)Vi+和第二輸入端(負端)Vi_之間的壓差。此輸出定義為在第一輸出端(正端)V。+和第二輸出端(負端)ν之間的壓差。由輸入到輸出的電路延遲是由施加在控制端TC的控制電壓VCTL所控制。控制電壓VCTL是施加給所有VCDC 110、120、130。并且，控制電壓VCTL決定三個V⑶C 110、120、130的電路延遲，因而決定3階壓控環(huán)形振蕩器100的振蕩頻率。有許多電路適用于實現壓控延遲電路。一特別令人關注的電路是CML(current-mode logic ;電流模態(tài)邏輯)放大器200,如圖2所示。CML放大器200包括一電流源210、一差動對220和一負載230。電流源210包括NMOS (n-type metal-oxidesemiconductor ;N型金氧半導體)晶體管211。差動對220包括NMOS晶體管221、222。負載230包括電阻231、232。于此，Vdd表示供電端。CML放大器200是在現有技術中熟知的，并且為本領域的技術人員所熟知，故于此不再贅述。在控制端TC的高電壓導致較高的偏壓電流Ib，其起因于延遲電路的較短的電路延遲，進而導致環(huán)形振蕩器的較高振蕩頻率。然而，CML放大器200有個問題，其輸出的共模電壓決定在偏壓電流Ib，因此當控制電壓改變時，輸出的共模電壓也會跟著改變。在許多應用中，共模電壓最好能不管控制電壓的變化而維持實質上相同。當控制電壓改變時，具有實質上固定的共模電壓的輸出的壓控延遲電路是令人期望的。

發(fā)明內容
本發(fā)明的目的在于提供一種壓控延遲電路及其共模補償方法，用以解決壓控延遲電路當控制電壓改變時，輸出的共模電壓也會跟著改變的問題。在一實施例中，壓控延遲電路包括一第一電流源、一第二電流源、一差動對、一信號輸出端、一第一供電端、一負載電路、一電流鏡以及一對I禹合電阻。
第一電流源用以依照一第一偏壓輸出一第一電流，而第二電流源用以依照一控制電壓輸出一第二電流。差動對用以在一偏壓電流的偏壓下依照一差動輸入信號輸出一差動輸出信號。其中，偏壓電流包括第一電流和第二電流的結合。信號輸出端用以輸出差動輸出信號。第一供電端用以提供一第一供電電壓。負載電路耦接在第一供電端與信號輸出端之間。電流鏡用以在一第二供電電壓的供電下，依照控制電壓輸出一第三電流和一第四電流。此對耦合電阻用以分別將第三電流和第四電流耦接至信號輸出端的正端和負端。在另一實施例中，壓控延遲電路的共模補償方法包括依照一第一偏壓產生一第一電流；依照一控制電壓產生一第二電流；響應一偏壓電流而放大一差動輸入信號以產生一差動輸出信號；使用一負載電路提供差動輸出信號至一第一供電電壓之間的壓降；使用一電流鏡在一第二供電電壓的供電下依照控制電壓產生一第三電流和一第四電流；以及經由一對耦合電阻提供第三電流和第四電流至差動輸出信號。其中，偏壓電流包括第一電流和第二電流的結合。在又一實施例中，壓控延遲電路的共模補償方法包括以一偏壓電流偏壓一差動晶體管以放大一差動輸入信號而產生一差動輸出信號；以一第一量改變偏壓電流以改變差動晶體管的一電路延遲；使用一電流鏡產生一第一補償電流和一第二補償電流；將第一補償電流經由一第一耦合電阻注入至差動輸出信號的第一端；以及將第二補償電流經由一第二耦合電阻注入至差動輸出信號的第二端。


圖1是壓控環(huán)形振蕩器的示意圖。圖2是CML (current-mode logic ;電流模態(tài)邏輯)放大器的示意圖。圖3A是根據本發(fā)明一實施例的壓控延遲電路(Voltage controlleddelaycircuits ；VCDC)的不意圖。圖3B是根據本發(fā)明另一實施例的壓控延遲電路的示意圖。其中，附圖標記說明如下100壓控環(huán)形振蕩器；110VCDC ;120VCDC;130VCDC;200CML 放大器；210 電流源；220 差動對；230 負載；211NM0S 晶體管；221NM0S 晶體管；222NM0S 晶體管；231 電阻；232 電阻；300A壓控延遲電路；
300B壓控延遲電路；310第一電流源；311 第一 NMOS 晶體管；320 差動對；321第三NMOS晶體管；322第四NMOS晶體管；330負載電路；331上拉電阻；332上拉電阻；340第二電流源；341 第二 NMOS 晶體管；350 電流鏡；351第五NMOS晶體管；352第六NMOS晶體管；

353 第一 PMOS 晶體管；354 第二 PMOS 晶體管；355第三PMOS晶體管；356PM0S 晶體管；357電路節(jié)點；361耦合電阻；362耦合電阻；Vi+ 正端；V1-負端；V。+ 正端；V?！摱?；VCTL控制電壓；TC控制端；^偏壓電流；Vdd 供電端；Vddi第一供電電壓；Vdd2第二供電電壓；VC控制電壓；VB 第一偏壓；VA 第二偏壓；VM映射控制電壓；I1 第一電流；I2 第二電流；I3第三電流；I4第四電流；
I5第五電流；I6第六電流；I7第七電流。
具體實施例方式以下將參考顯示本發(fā)明具體實施例的附圖詳細描述。這些實施例描述足夠詳細以致使此領域技術人員實現這些和其他實施例。當一些實施例與一個或多個實施例結合以形成新實施例時。各種實施例之間不需相互排斥。因此，以下詳細說明并無限制的用意，而是說明的用意。以下述及的“第一”、“第二”、“第三”、“第四”、“第五”、“第六”、“第七”等術語，其用
以區(qū)別所指的元件，而非用以排序或限定所指元件的差異性，且亦非用以限制本發(fā)明的范圍。圖3A是根據本發(fā)明一實施例的壓控延遲電路(Voltage controlleddelaycircuits ;VCDC)300A的示意圖。參照圖3A，VCDC 300A包括一第一電流源310、第二電流源340、一差動對320、一負載電路330、一電流鏡350以及一對耦合電阻361、362。第一電流源310的第一端耦接至接地，并且第一電流源310的第二端耦接至差動對320的一對第一端。第一電流源310的控制端用以接收第一偏壓VB。第二電流源340的第一端耦接至接地，并且第二電流源340的第二端耦接至差動對320的一對第一端。第二電流源340的控制端用以接收控制電壓VC。差動對320的一對第二端分別耦接至一對信號輸出端(正端V。+和負端V?！?，并且差動對320的一對控制端分別耦接至一對信號輸入端(正端Vi+和負端ViJ。負載電路330耦接在第一供電端(其用以提供第一供電電壓Vddi)與信號輸出端(正端V。+和負端V。—)之間。電流鏡350分別經由耦合電阻361、362耦接在信號輸出端。第一電流源310 包括一第一 NMOS (n-type metal-oxide semiconductor ;N 型金氧半導體)晶體管311,且此第一 NMOS晶體管311用以接收一第一偏壓VB并輸出第一電流I10第二電流源340包括一第二 NMOS晶體管341，且此第二 NMOS晶體管341用以接收一控制電壓VC并輸出第二電流12。差動對320包括一第三NMOS晶體管321和一第四NMOS晶體管322。第三NMOS晶體管321和第四NMOS晶體管322是由偏壓電流給偏壓，且偏壓電流包括第一電流I1和第二電流I2的結合。第三NMOS晶體管321和第四NMOS晶體管322用以接收具有正端Vi+和負端的一差動輸入信號，并輸出具有正端V。+和負端V。-的一差動輸出信號。負載電路330包括一對上拉電阻(pull-up resistor) 331、332，并用以將差動對320的輸出(即，信號輸出端)I禹合至一第一供電電壓Vddi。電流鏡350由第二供電電壓Vdd2供電，并用以接收控制電壓VC及輸出第三電流I3和第四電流I4。耦合電阻361將第三電流I3耦合至差動對320的輸出的負端V。—，而耦合電阻362將第四電流I4耦合至差動對320的輸出的正端V。+。電流鏡350包括一第五NMOS晶體管351、一第六NMOS晶體管352、一第一 PMOS(p-type metal-oxide semiconductor ；P 型金氧半導體)晶體管 353、一第二 PMOS 晶體管354以及第三PMOS晶體管355。第五NMOS晶體管351的第一端耦接至接地、第五NMOS晶體管351的第二端耦接至第六NMOS晶體管352的第一端、而第五NMOS晶體管351的控制端耦接控制電壓VC。第六NMOS晶體管352的第二端耦接至第一 PMOS晶體管353的第二端和控制端以及第二 PMOS晶體管354和第三PMOS晶體管355的控制端。第一 PMOS晶體管353的第一端、第二 PMOS晶體管354的第一端和第三PMOS晶體管355的第一端接至第二供電端(其用以提供第二供電電壓Vdd2 )。第二 PMOS晶體管354的第二端耦接至耦合電阻361，而第三PMOS晶體管355的第二端耦接至耦合電阻362。第五NMOS晶體管351用以接收控制電壓VC并輸出一第五電流15。第六NMOS晶體管352架構在串疊組態(tài)(cascode topology)并具有一柵極端稱接第二偏壓VA。第六NMOS晶體管352用以接收第五電流I5并輸出一第六電流16。第一 PMOS晶體管353架構在二極管連接式組態(tài)(diode-connectedtopology),并用以接收第六電流I6和建立一映射控制電壓VM。第二 PMOS晶體管354用以依照映射控制電壓VM輸出第三電流13。第三PMOS晶體管355用以依照映射控制電壓VM輸出第四電流14。V⑶C 300A的原理說明如下。若移除第二電流源340、電流鏡350以及耦合電阻361、362，VCDC 300A則只具有第一電流源310、差動對320和負載電路330，且V⑶C 300A會變成現有技術熟知的CML(common-mode logic ;電流模態(tài)邏輯)放大器；于此，差動輸出信號(Vo)的共模電壓約等于=Vdd1-11.R/2。其中，R為上拉電阻331的阻值，且上拉電阻331與上拉電阻332具有相同阻值。通過利用由控制電壓VC控制的第二電流源340提供額外電流(即第二電流I2)給差動對320而使差動對320加速，因而依照控制電壓VC縮短電路延遲。此時，電流鏡350用以將第三電流I3和第四電流I4注入至差動對320的二輸出端(即正端V。+和負端V?！?，致使第三電流I3和第四電流I4兩者約等于`第二電流I2的一半(12/2);因此通過第三電流I3和第四電流I4大約補償提供給差動對320的額外電流，并且縱使第二電流I2提供給差動對320的第二電流I2并導致電路延遲的減少，差動輸出信號(Vo)的共模電壓仍維持在約等于=Vdd1-11.R/2。電流鏡350的體現，以致使第三電流I3和第四電流I4兩者約等于第二電流I2的一半(12/2)。電流鏡350的原理說明如下。在給予柵源極電壓(gate-to-source voltage)的情況下,在NMOS晶體管的漏極端的輸出電流約正比于NMOS晶體管的寬長比。使第二 NMOS晶體管341和第五NMOS晶體管351的寬長比分別為al和a2，并且使第一 PMOS晶體管353、第二 PMOS晶體管354以及第三PMOS晶體管355的寬長比分別為a3、a4和a5。由于第二 NMOS晶體管341和第五NMOS晶體管351具有相同的柵源極電壓(即控制電壓VC)，因此第二電流I2和第五電流I5分別
a 2
約正比于al和a2。因此，得到關系式
6/1
O第六NMOS晶體管352是用以減少第五NMOS晶體管351的通道長度調變效應(channel length modulation)的一串疊裝置。第六電流I6約等于第五電流I5,因此得到
T T a 2
關系式A xh'~r“丨0由于第一 PMOS晶體管353、第二 PMOS晶體管354以及第三PMOS晶體管355具有共柵源極電壓，即VM-Vdd2,因此第六電流I6、第三電流I3和第四電流I4分別約正比于a3、a4
和a5。因此得到關系式
權利要求
1.一種壓控延遲電路，包括: 一第一電流源，用以依照一第一偏壓輸出一第一電流； 一第二電流源，用以依照一控制電壓輸出一第二電流； 一差動對，用以在一偏壓電流的偏壓下依照一差動輸入信號輸出一差動輸出信號，其中該偏壓電流包括該第一電流和該第二電流的結合； 一信號輸出端，用以輸出該差動輸出信號； 一第一供電端，用以提供一第一供電電壓； 一負載電路，耦接在該第一供電端與該信號輸出端之間； 一電流鏡，用以在一第二供電電壓的供電下，依照該控制電壓提供一第三電流和一第四電流；以及 一對耦合電阻，用以將該第三電流耦接至該信號輸出端的正端，和該第四電流耦接至該信號輸出端的負端。
2.如權利要求1所述的壓控延遲電路，其中該第二供電電壓是高于該第一供電電壓。
3.如權利要求1所述的壓控延遲電路，其中該對耦合電阻的阻值是實質上高于該負載電路的阻值。
4.如權利要求1所述的壓控延遲電路，其中該電流鏡包括: 一第三電流源，用以依照該控制電壓輸出一第五電流； 一第一晶體管，架構在一串疊組態(tài)，用以根據該第五電流輸出一第六電流； 一第二晶體管，架構在一二極管連接式組態(tài)，用以接收該第六電流并建立一映射控制電壓； 一第三晶體管，用以依照該映射控制電壓輸出該第三電流；以及 一第四晶體管，用以依照該映射控制電壓輸出該第四電流。
5.如權利要求4所述的壓控延遲電路，其中該第三晶體管的漏極端是連接至該第四晶體管的漏極端。
6.如權利要求1所述的壓控延遲電路，其中該電流鏡包括: 一第三電流源，用以依照該控制電壓輸出一第五電流； 一第一晶體管，架構在一串疊組態(tài)，用以根據該第五電流輸出一第六電流； 一第二晶體管，架構在一二極管連接式組態(tài)，用以接收該第六電流并建立一映射控制電壓；以及 一第三晶體管，用以依照該映射控制電壓輸出該第三電流及該第四電流。
7.如權利要求1-6中的任一權利要求所述的壓控延遲電路，其中該第三電流和該第四電流的總和是等于該第二電流的大小。
8.如權利要求1所述的壓控延遲電路，其中該負載電路包括一對上拉電阻，分別耦接至該信號輸出端的該正端和該負端。
9.一種壓控延遲電路的共模補償方法，包括: 依照一第一偏壓產生一第一電 流； 依照一控制電壓產生一第二電流； 響應一偏壓電流而放大一差動輸入信號以產生一差動輸出信號，其中該偏壓電流包括該第一電流和該第二電流的結合；使用一負載電路提供該差動輸出信號與一第一供電電壓之間的壓降； 使用一電流鏡在一第二供電電壓的供電下依照該控制電壓產生一第三電流和一第四電流；以及 經由一對耦合電阻提供該第三電流和該第四電流至該差動輸出信號。
10.如權利要求9所述的壓控延遲電路的共模補償方法，其中該第二供電電壓是高于該第一供電電壓。
11.如權利要求9所述的壓控延遲電路的共模補償方法，其中該對耦合電阻的阻值是實質上高于該負載電路的阻值。
12.如權利要求9所述的壓控延遲電路的共模補償方法，其中該第三電流和該第四電流的產生步驟包括: 依照該控制電壓輸出一第五電流； 利用一晶體管串疊組態(tài)根據該第五電流輸出一第六電流； 在該第二供電電壓的供電下，利用一二極管連接式組態(tài)接收該第六電流并建立一映射控制電壓； 在該第二供電電壓的供電下依照該映射控制電壓輸出該第三電流；以及 在該第二供電電壓的供電下依照該映射控制電壓輸出該第四電流。
13.如權利要求12所述的壓控延遲電路的共模補償方法，其中該第三電流和該第四電流是從二晶體管的共漏極端輸出。
14.如權利要求12所述的壓控延遲電路的共模補償方法，其中該第三電流和該第四電流分別從二晶體管輸出。
15.如權利要求9-14中所述的任一權利要求所述的壓控延遲電路的共模補償方法，其中該第三電流和該第四電流的總和是等于該第二電流的大小。
16.—種壓控延遲電路的共模補償方法,包括: 以一偏壓電流偏壓一差動晶體管以放大一差動輸入信號而產生一差動輸出信號； 以一第一量改變該偏壓電流以改變該差動晶體管的一電路延遲； 使用一電流鏡產生一第一補償電流和一第二補償電流，致使該第一補償電流和該第二補償電流的總和為一第二量，且該第二量實質上等于該第一量； 將該第一補償電流經由一第一耦合電阻注入至該差動輸出信號的第一端；以及 將該第二補償電流經由一第二耦合電阻注入至該差動輸出信號的第二端。
17.如權利要求16所述的壓控延遲電路的共模補償方法，還包括:提供一供電電壓以映射一第一電流和一第二電流，致使跨過該第一耦合電阻和該第二耦合電阻中之一的一壓降不阻礙該第一補償電流和該第二補償電流中之一的注入。
18.如權利要求16所述的壓控延遲電路的共模補償方法，其中該第一耦合電阻具有致使該第一補償電流的注入步驟減緩一差動對的電路速度的阻值，以及該第二耦合電阻具有致使該第二補償電流的注入步驟實質上不減緩該差動對的該電路速度的阻值。
全文摘要
本發(fā)明公開了一種壓控延遲電路及其共模補償方法，其方法包括利用以偏壓電流偏壓的一組差動晶體管放大一差動輸入信號以產生一差動輸出信號；以第一量改變偏壓電流以改變差動晶體管的電路延遲；通過使用一電流鏡產生一第一補償電流和一第二補償電流，致使第一補償電流和第二補償電流的總和為實質上等于第一量的一第二量；將第一補償電流經由一第一耦合電阻注入至差動輸出信號的第一端；以及將第二補償電流經由一第二耦合電阻注入至差動輸出信號的第二端。
文檔編號H03L7/099GK103078634SQ20121041724
公開日2013年5月1日 申請日期2012年10月26日 優(yōu)先權日2011年10月26日
發(fā)明者林嘉亮 申請人:瑞昱半導體股份有限公司