專利名稱：一種同步單元電路及由其構成的多相時鐘同步電路的制作方法
技術領域：
本發(fā)明涉及一種時鐘同步電路，特別涉及一種同步單元電路及由其構成的多相時鐘同步電路。
背景技術：
目前，集成電路行業(yè)飛速發(fā)展，在同一塊芯片上集成的電路模塊越來越多，數(shù)字模擬混合電路，射頻電路日趨成熟，人們甚至著手在一塊襯底上集成更多形式的功能模塊來獨立完成一個系統(tǒng)的功能而不需要任何其它輔助工具，也就是當前熱門的片上系統(tǒng)(System on a Chip,縮寫為SoC).然而無論是數(shù)?；旌?，還是SoC,都需要數(shù)字部分產(chǎn)生時鐘信號，而且實現(xiàn)的功能越復雜需要產(chǎn)生時鐘信號相數(shù)也越多。芯片所處的環(huán)境是模擬 環(huán)境，模擬電路扮演著必不可少的角色以完成獲取環(huán)境模擬信號的功能。產(chǎn)生多相時鐘的數(shù)字部分會生成相當可觀的開關噪聲，這些噪聲通過襯底耦合或者電源線耦合的方式串擾到對噪聲非常敏感的模擬部分，如圖I。這種串擾給數(shù)模集成及SoC的性能帶來很大的影響。為了減小襯底噪聲帶來的影響，目前遠距離隔離是一種非常有效的手段，即利用合理的版圖布局將敏感的模擬電路畫在遠離多相時鐘的位置，如圖2。然而，多相時鐘經(jīng)過遠距離的傳輸，到達并供給模擬模塊使用時，造成多相時鐘各路信號不同程度的延遲是完全可能的，這就使得原本同步的信號變得不再同步，如圖3a，圖3c，模擬模塊若直接使用這些延遲程度不同的時鐘信號則會使開關不按原要求動作，造成輸出不正確，甚至短路現(xiàn)象。另外,在硬件電路設計中，多相時鐘信號可以由FPGA等片外手段產(chǎn)生，由FPGA產(chǎn)生的原本同步的信號經(jīng)過PCB板上走線時，造成幾個納秒甚至幾十個納秒的不同延時更是完全可能的，這同樣會對要求時序精確的片上電路產(chǎn)生不可估量的影響。

發(fā)明內容
為了解決現(xiàn)有技術中的上述技術問題，本發(fā)明提供一種結構簡單、占用芯片面積小、可靠性高的同步單元電路及由其構成的多相時鐘同步電路。本發(fā)明能對多相時鐘信號進行處理，使其各路信號再次恢復同步。本發(fā)明解決上述技術問題的技術方案是一種同步單元電路包括第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器、第一開關、第二開關、第三開關、第四開關、第五開關、第六開關，所述第一開關輸入端與第四開關的輸入端連接作為同步單元的信號輸入端，第一開關的輸出端分別與第一反向器的輸入端和第二開關的輸出端相連，第二開關的輸入端接第二反向器的輸出端，第一反向器的輸出端分別與第二反向器的輸入端和第三開關的輸入端相連，第四開關的輸出端分別與第三反向器輸入端和第五開關的輸出端相連，第五開關的輸入端接第四反向器的輸出端，第三反向器的輸出端分別與第四反向器的輸入端和第六開關的輸入端相連，第三開關的輸出端與第六開關的輸出端并接后接到第五反向器的輸入端，第五反向器的輸出端作為同步單元的信號輸出端，第六反向器的輸入端為同步單元電路開關控制信號輸入端，并分別與第一開關、第五開關和第六開關的控制端相連，第六反向器的輸出端分別與第二開關、第三開關和第四開關的控制端相連。上述的同步單元電路中，所述第三開關和第六開關為一個二選一開關。上述的同步單元電路中，所述第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器為非門、與非門、或非門或RS觸發(fā)器構成的信號反向器。一種多相時鐘同步電路，包括多個同步單元電路和一個開關控制信號輸入端，開關控制信號輸入端與所有同步單元電路的開關控制信號輸入端相連。上述的多相時鐘同步電路中，所述開關控制信號的頻率為產(chǎn)生多相時鐘的主時鐘頻率的n/2倍，n為正整數(shù)。本發(fā)明采用的同步單元電路中，第一開關，第二開關，第一反向器和第二反向器構成第一個多路開關型鎖存器，第四開關，第五開關，第三反向器和第四反向器構成第二個多路開關型鎖存器，第三開關和第六開關構成一個二選一開關，假設所有開關在其控制信號 為高電平時閉合，在其控制信號為低電平時斷開，那么，開關控制信號高電平期間，單元信號輸入端口往第一個多路開關型鎖存器寫信號，開關控制信號下降沿時，第一個多路開關型鎖存器采樣寫入的信號并保持，二選一開關選擇第一個多路開關型鎖存器采樣保持的信號通過第五反向器從單元信號輸出端輸出，在接下來開關控制信號低電平期間，輸出信號保持不變；開關控制信號低電平期間，單元信號輸入端口往第二個多路開關型鎖存器寫信號，一直到開關控制信號上升沿，第二個多路開關型鎖存器采樣輸入信號并保持，二選一開關選擇第二個多路開關型鎖存器采樣保持的信號通過第五反向器從單元信號輸出端輸出，上半個周期單元信號輸出端信號被更替，在接下來開關控制信號高電平期間，單元信號輸出端信號保持不變，如此循環(huán)，輸入信號實質上被該同步單元重建，且被同步到開關控制信號。本發(fā)明采用的多相時鐘同步電路所有的同步單元受控于同一個開關控制信號，在滿足多相時鐘各路信號相對開關控制信號都提前或都延遲半個開關控制信號周期范圍內時間的條件下，多相時鐘各路信號被對應的各同步單元重建，且都同步到同一開關控制信號，于是多相時鐘各路信號恢復同步。由于采用上述技術方案，本發(fā)明的技術效果是本發(fā)明采用幾個反向器和幾個開關組成同步單元，多個同步單元及一路開關控制信號組成多相時鐘同步電路，解決了目前數(shù)?；旌想娐?，SoC中出現(xiàn)的采用遠距離隔離的形式避免襯底噪聲干擾的方法而出現(xiàn)的多相時鐘各路信號延遲不等，硬件電路設計中PCB走線帶來多相時鐘各路信號延遲不同的技術問題。下面結合附圖和具體實施方式
對本發(fā)明作進一步詳細的說明。


圖I為數(shù)字部分開關噪聲通過襯底耦合到模擬電路部分示意圖。圖2為采用遠距離隔離的方法降低襯底噪聲示意圖。圖3a為相對開關控制信號提前的不同步多相時鐘示意圖。圖3b為圖3a所示多相時鐘經(jīng)多相時鐘同步電路處理后形成的同步多相時鐘示意圖。
圖3c為相對開關控制信號延遲的不同步多相時鐘示意圖。圖3d為圖3c所示多相時鐘經(jīng)多相時鐘同步電路處理后形成的同步多相時鐘示意圖。圖4a為本發(fā)明中同步單元電路的電原理圖。圖4b為本發(fā)明同步單元電路示意圖對應的符號。圖5為本發(fā)明中多相時鐘同步電路的電原理圖。
具體實施例方式圖3a為相對開關控制信號提前的不同步的多相時鐘，其中信號301為開關控制信號，信號302，303，304為不同步的多相時鐘的各路信號，它們提前信號301半個周期范圍內不等的時間。圖3b為圖3a中不同步的多相時鐘信號經(jīng)過多相時鐘同步電路處理后形成的同步的多相時鐘，其中信號312，313，314為處理后的同步多相時鐘的各路信號，分別與處理前的信號302，303，304對應。圖3c為相對開關控制信號延遲的不同步的多相時鐘，其中信號322，323，324為相對信號301延遲半個周期范圍內不等時間的不同步的多相時鐘各路信號。圖3d為圖3c中不同步的多相時鐘信號經(jīng)過多相時鐘同步電路處理后形成的同步的多相時鐘，其中信號332，333，334為處理后的同步多相時鐘的各路信號，分別與處理前的信號322，323，324對應。圖4a中401為本發(fā)明中同步單元電路結構示意圖，同步單元電路包括反相器421,422，423，424，425，426，開關控制信號輸入端CTR，單元信號輸入端口 IN，單元信號輸出端口 0UT，開關411，412，413，414，415，416，開關控制信號輸入端CTR接至反向器426的輸入端，反向器426的輸入端接至開關411，415，416的控制端，反向器426的輸出端接至開關412,413,414的控制端，開關411連接單元信號輸入端IN與反向器421的輸入端，反向器421輸出端接至反向器422輸入端，開關412連接反向器422輸出端和反向器421輸入端，開關413連接反向器421的輸出端和反向器425的輸入端，開關414連接單兀信號輸入端IN和反向器423的輸入端，開關415連接反向器424的輸出端和反向器423的輸入端，反向器423的輸出端接至反向器424的輸入端，開關416連接反向器423的輸出端與反向器425的輸入端，反向器425的輸出端接至的單元信號輸出端0UT，其中開關411，412和反向器421，422構成多路開關型鎖存器431，開關414，415和反向器423，424構成多路開關型鎖存器432,開關413，416構成二選一開關441。多相時鐘同步電路的具體結構如圖5所示。多相時鐘同步電路501包括4個同步單元電路401，一個開關控制信號輸入端503，開關控制信號輸入端接開關控制信號CLK，開關控制信號CLK進入各同步單元電路的開關控制信號輸入端對各個同步單元進行同步的控制，多相時鐘各路信號通過多相時鐘線502進入對應的同步單元，該實施例中同步單元個數(shù)為4，多相時鐘信號為4路，對于每一個同步單元401，假設開關411，412，413，414，415，416在其控制信號為高電平時閉合，在其控制信號為低電平時斷開，那么，開關控制信號CLK高電平期間，開關411，415, 416閉合,而開關412，413, 414斷開，輸入信號往多路開關型鎖存器431寫信號，開關控制信號CLK下降沿時，開關411斷開，多路開關型鎖存器431、采樣輸入信號，并通過開關412閉合后反向器421，422形成的正反饋穩(wěn)定的保持，同時開關413閉合，開關416斷開，二選一開關441選擇多路開關型鎖存器431采樣保持的信號通過反向器425從單兀信號輸出端OUT輸出，在接下來開關控制信號CLK低電平期間,輸出信號保持不變；與此同時，開關414閉合，開關415斷開，輸入信號往多路開關型鎖存器432寫信號，直到開關控制信號CLK上升沿時，多路開關型鎖存器432采樣輸入信號，并通過開關415閉合后反向器423，424形成的正反饋回路穩(wěn)定的保持，同時開關416閉合，開關413斷開，二選一開關441選擇多路開關型鎖存器432米樣保持的信號通過反向器425從單兀信號輸出端OUT輸出，上半個周期單元信號輸出端OUT的信號被更替，在接下來開關控制信號CLK高電平期間，單元信號輸出端OUT的信號保持不變，如此循環(huán)，輸入信號實質上被同步單元401重建，且被同步到開關控制信號CLK。本發(fā)明中所有的同步單元受控于同一個開關控制信號CLK，在滿足多相時鐘各路信號相對開關控制信號CLK都提前(如圖3a)或都延遲(如圖3c)半個CLK周期范圍內時間的條件下，多相時鐘各路信號被對應的各同步單元重建，且都同步到開關控制信號CLK，于是多相時鐘各路信號恢復同步，如圖3b，圖3d。
以上實施例中多相時鐘包含的信號路數(shù)和同步單元電路的個數(shù)僅是示例性的，本領域的技術人員現(xiàn)在可以意識到，根據(jù)前面的描述，可以將此發(fā)明用于二相或多相需要同步的多相時鐘信號，實際上，該電路結構可以制成單獨的芯片來應用，也可利用分立元器件搭建出來應用。
權利要求
1.一種同步單元電路，其特征在于包括第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器、第一開關、第二開關、第三開關、第四開關、第五開關、第六開關，所述第一開關的一端與第四開關的一端連接作為同步單元電路的信號輸入端，第一開關的輸出端分別與第一反向器的輸入端和第二開關的輸出端相連，第二開關的輸入端接第二反向器的輸出端，第一反向器的輸出端分別與第二反向器的輸入端和第三開關的輸入端相連，第四開關的輸出端分別與第三反向器的輸入端和第五開關的輸出端相連，第五開關的輸入端接第四反向器的輸出端，第三反向器的輸出端分別與第四反向器的輸入端和第六開關的輸入端相連，第三開關的輸出端與第六開關的輸出端并接后接到第五反向器的輸入端，第五反向器的輸出端作為同步單元的信號輸出端，第六反向器的輸入端為同步單元電路開關控制信號輸入端，并分別與第一開關、第五開關和第六開關的控制端相連，第六反向器的輸出端分別與第二開關、第三開關和第四開關的控制端相連。
2.根據(jù)權利要求I所述的同步單元電路，其特征在于所述第三開關和第六開關為一個二選一開關。
3.根據(jù)權利要求I或2所述的同步單元電路，其特征在于所述第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器為非門、與非門、或非門或RS觸發(fā)器構成的信號反向器。
4.一種多相時鐘同步電路，其特征在于包括多個同步單元電路和一個開關控制信號輸入端，開關控制信號輸入端與所有同步單元電路的開關控制信號輸入端相連。
5.根據(jù)權利要求4所述的多相時鐘同步電路，其特征在于所述開關控制信號的頻率為產(chǎn)生多相時鐘的主時鐘頻率的n/2倍，n為正整數(shù)。
全文摘要
本發(fā)明公開了一種同步單元電路及由其構成的多相時鐘同步電路。所述同步單元電路包括第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器、第一開關、第二開關、第三開關、第四開關、第五開關、第六開關，第一開關，第二開關，第一反向器和第二反向器構成第一個多路開關型鎖存器，第四開關，第五開關，第三反向器和第四反向器構成第二個多路開關型鎖存器，第三開關和第六開關構成一個二選一開關。多相時鐘同步電路包括多個同步單元電路和一路開關控制信號，開關控制信號控制所有同步單元。本發(fā)明可使多相時鐘各路信號被對應的各同步單元重建，且都同步到同一開關控制信號,得到同步的多相時鐘信號。
文檔編號H03K19/00GK102751973SQ20121026317
公開日2012年10月24日 申請日期2012年7月27日 優(yōu)先權日2012年7月27日
發(fā)明者張文杰, 金湘亮 申請人:湘潭大學