專利名稱：一種譯碼裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信道糾錯(cuò)編碼領(lǐng)域，特別涉及一種譯碼裝置。
背景技術(shù)：
Reed-Solomon (RS)碼是一類糾錯(cuò)能力很強(qiáng)的糾錯(cuò)碼，可以糾正隨機(jī)錯(cuò)誤和突發(fā)錯(cuò)誤，目前已經(jīng)被廣泛地應(yīng)用在數(shù)字通信和數(shù)據(jù)存儲(chǔ)中。RS碼譯碼分為硬判決和軟判決兩種譯碼方式。RS碼的代數(shù)軟判決譯碼算法能比硬判決譯碼算法獲得更高的編碼增益。但是，RS碼的軟判決譯碼的復(fù)雜度較高，硬件實(shí)現(xiàn)較為困難。在代數(shù)軟判決譯碼中，在保持與其他代數(shù)軟判決譯碼性能相近的前提下，J. Bellorado和A. Kavcic提出了 LCC譯碼，參見(jiàn)J.Bellorado and A. Kavcic, “A low-complexity method for Chase-type decoding of Reed-Solomon codes，，，in Proc. of IEEE Intl. Symp. on Info. Theory, Seattle, WA, Jul. 2006，pp. 2037-2041。LCC譯碼相比于其他代數(shù)軟譯碼，具有較低的復(fù)雜度，更易于硬件實(shí)現(xiàn)。LCC譯碼的實(shí)現(xiàn)過(guò)程中，首先通過(guò)對(duì)碼字采用重編碼、坐標(biāo)變換和降低計(jì)算復(fù)雜度，然后對(duì)2n個(gè)測(cè)試向量進(jìn)行插值算法，采用錢搜索從2n個(gè)插值結(jié)果中選擇一個(gè)正確的結(jié)果，之后采用錢搜索選擇與福尼算法，根據(jù)選擇出來(lái)的多項(xiàng)式對(duì)進(jìn)行糾錯(cuò)，最后用擦除譯碼完成整個(gè)碼字的恢復(fù)，譯碼過(guò)程結(jié)束，參見(jiàn)X. Zhang, J. Zhu and ff. Zhang, “Modifiedlow-complexity Chase soft-decision decoder of Reed-Solomon codes”， SignalProcessing Systems, Vol. 66, No.1,3—13。目前基于LCC算法的RS碼譯碼器硬件實(shí)現(xiàn)一般采用流水線架構(gòu)。譯碼速度由流水線中的處理速度最慢一級(jí)模塊決定。由于譯碼器的各模塊是順序執(zhí)行的，因此模塊間要建立握手信號(hào)。為了提高譯碼速度，各模塊內(nèi)部通常采用并行運(yùn)算結(jié)構(gòu)，并且使每級(jí)模塊處理數(shù)據(jù)所需時(shí)鐘周期數(shù)目相近。但是，由于插值處理時(shí)間的不確定性等問(wèn)題，使得在這種架構(gòu)中相鄰模塊之間可能存在等待時(shí)間和較大的緩存需求，不利于處理速度和譯碼效率(譯碼速度和硬件面積之比)的進(jìn)一步提高；同時(shí)多模塊同時(shí)工作，亦將產(chǎn)生較大的功耗，不利于廣泛應(yīng)用。發(fā)明人在實(shí)現(xiàn)本發(fā)明的過(guò)程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在以下缺點(diǎn)和不足插值時(shí)間的不確定性嚴(yán)重影響流水線架構(gòu)LCC RS譯碼器設(shè)計(jì)，特別是譯碼效率。當(dāng)譯碼器只采用一個(gè)插值器時(shí)，如果多項(xiàng)式選擇電路沒(méi)有從插值輸出得到正確的插值多項(xiàng)式，那么對(duì)于測(cè)試向量的插值將一直進(jìn)行。這時(shí)插值器將最多持續(xù)完成對(duì)2n個(gè)測(cè)試向量的插值處理，所需時(shí)鐘周期大大超過(guò)其他模塊數(shù)據(jù)處理所需時(shí)間，影響譯碼速度，失去了流水線結(jié)構(gòu)的速度優(yōu)勢(shì)；而且多級(jí)碼字存儲(chǔ)還會(huì)造成硬件資源增加。當(dāng)采用多個(gè)并行插值器時(shí)，將2n個(gè)測(cè)試向量的插值時(shí)間平均分配給多個(gè)插值器，可以保證譯碼的處理速度。然而，采用多個(gè)插值器必須搭配相同數(shù)目的多項(xiàng)式選擇電路，硬件開(kāi)銷過(guò)大。在無(wú)法提升譯碼速度的情況下，嚴(yán)重降低譯碼效率
發(fā)明內(nèi)容
為了提高LCC RS譯碼器的輸出速度，降低硬件資源消耗，提高譯碼器的譯碼效率問(wèn)題，本發(fā)明提供了一種譯碼裝置，詳見(jiàn)下文描述一種譯碼裝置，所述譯碼裝置采用串行架構(gòu)，所述譯碼裝置包括重編碼與擦除譯碼單元，用于完成重編碼和擦除譯碼；插值器，用于完成插值計(jì)算，得到2n對(duì)應(yīng)測(cè)試向量的插值結(jié)果，即錯(cuò)誤位置多項(xiàng)式與錯(cuò)誤估值多項(xiàng)式；多項(xiàng)式選擇單元，用于對(duì)所述錯(cuò)誤位置多項(xiàng)式與所述錯(cuò)誤估值多項(xiàng)式進(jìn)行計(jì)算，判斷是否是正確的插值結(jié)果；
錢搜索與福尼算法單元，用于對(duì)碼字進(jìn)行糾錯(cuò)。所述重編碼與擦除譯碼單元包括校正子計(jì)算單元、擦除位置多項(xiàng)式計(jì)算單元、第一計(jì)算單元和第二計(jì)算單元，其中，所述校正子計(jì)算單元用于擦除譯碼；所述擦除位置多項(xiàng)式計(jì)算單元獲取擦除位置多項(xiàng)式0 (X)并存儲(chǔ)；所述第一計(jì)算單元用于計(jì)算表達(dá)式或
—;所述第二計(jì)算單元用于計(jì)算估值多項(xiàng)式5 (X)，重編碼結(jié)
果eHD、e2HD和擦除向量滬⑴。所述校正子計(jì)算單元具體為第一寄存器初始化為0，第二乘法器輸出為0，rro(x)硬判決序列依次由高到低輸入；第一個(gè)時(shí)鐘周期時(shí)，輸入rHD (l進(jìn)入第一乘法器得到rro_0X a (n_'加上所述第二乘法器的輸出0，得到rHD (lX a (n_m，被送入所述第一寄存器；第二個(gè)時(shí)鐘周期時(shí)，所述第一寄存器輸出rm (lX a (n_lh通過(guò)所述第二乘法器得到rHD (lX a (n_2)^，此時(shí)所述第一乘法器輸入rHIU,所述第一乘法器輸出rHD—y a ,第一加法器輸出為rrojX a (n-1)J+rro_0X a (n_2)j，存入所述第一寄存器餌個(gè)時(shí)鐘周期后，Sj=I^lri) X a
(n-2) X a *2)…+rHD—0，I彡j彡2t ;采用2t個(gè)所述校正子計(jì)算單元,得到S1, S2, . . . S2tO所述第一計(jì)算單元具體為第一個(gè)時(shí)鐘周期時(shí)，所述第一寄存器初始化為1，第一多路選擇器選擇0，則所述第一加法器和所述第一乘法器的輸出均為a S儲(chǔ)存在所述第一寄存器中；第二個(gè)時(shí)鐘周期，所述第一多路選擇器選擇a S則所述第一加法器輸出
a L a 1，所述第一乘法器輸出為(a 4 a 0 X a 1 ;n_k個(gè)周期后，得到&若工作在重編碼模式下時(shí)，將所述第一寄存器儲(chǔ)存結(jié)果VELvefi(W-Y)通過(guò)所述第二乘法器乘以所述第二加法器的輸出P2iro」，得到( 當(dāng)工作在
擦除譯碼模式下時(shí)，將乂;- f)送入求逆器，得到i/vFL—(V-心。所述第二計(jì)算單元在所述重編碼與擦除譯碼單元共有n-k個(gè)，當(dāng)所述第二計(jì)算單元計(jì)算所述多項(xiàng)式8 (x)時(shí)，所述第一多路選擇器選擇0 (X)的系數(shù)，第三多路選擇器選擇第二多路選擇器的輸出，所述第二多路選擇器選擇S(X)的系數(shù)；第五多路選擇器選擇第四多路選擇器輸出，所述第四多路選擇器選擇前一級(jí)單元的所述第一寄存器的輸出；經(jīng)過(guò)n-k周期移位后，所述第一寄存器中得到所述估值多項(xiàng)式5 (X)的系數(shù)；
當(dāng)所述第二計(jì)算單元計(jì)算重編碼結(jié)果和0-時(shí)，所述第一多路選擇器選擇所述第一寄存器的輸出，所述第三多路選擇器選擇a 1，所述第五多路選擇器選擇所述第四多路選擇器輸出，所述第四多路選擇器選擇所述估值多項(xiàng)式S (x)的系數(shù)，每個(gè)周期，所述第一寄存器都存入所述第一加法器的輸出；n_k周期后，得到Pmi=S (Qi)的值；之后所述第
一寄存器通過(guò)所述第二加法器得到，爲(wèi)i=和V)，存入所述第二
寄存器；
權(quán)利要求
1.一種譯碼裝置，其特征在于，所述譯碼裝置采用串行架構(gòu)，所述譯碼裝置包括 重編碼與擦除譯碼單元，用于完成重編碼和擦除譯碼； 插值器，用于完成插值計(jì)算，得到2n對(duì)應(yīng)測(cè)試向量的插值結(jié)果，即錯(cuò)誤位置多項(xiàng)式與錯(cuò)誤估值多項(xiàng)式； 多項(xiàng)式選擇單元，用于對(duì)所述錯(cuò)誤位置多項(xiàng)式與所述錯(cuò)誤估值多項(xiàng)式進(jìn)行計(jì)算，判斷是否是正確的插值結(jié)果； 錢搜索與福尼算法單元，用于對(duì)碼字進(jìn)行糾錯(cuò)。
2.根據(jù)權(quán)利要求I所述的一種譯碼裝置，其特征在于，所述重編碼與擦除譯碼單元包括校正子計(jì)算單元、擦除位置多項(xiàng)式計(jì)算單元、第一計(jì)算單元和第二計(jì)算單元，其中， 所述校正子計(jì)算單元用于擦除譯碼；所述擦除位置多項(xiàng)式計(jì)算單元獲取擦除位置多項(xiàng)式O (X)并存儲(chǔ)；所述第一計(jì)算單元用于計(jì)算表達(dá)式或 所述第二計(jì)算單元用于計(jì)算估值多項(xiàng)式5 (X)，重編碼結(jié)果3 、@2HD和擦除向量例>)。
3.根據(jù)權(quán)利要求2所述的一種譯碼裝置，其特征在于，所述校正子計(jì)算單元具體為第一寄存器初始化為O，第二乘法器輸出為O，rro(x)硬判決序列依次由高到低輸入；第一個(gè)時(shí)鐘周期時(shí)，輸入rHD (l進(jìn)入第一乘法器得到rm (lX a (n_lh_，加上所述第二乘法器的輸出O，得到C1X a (n_m，被送入所述第一寄存器；第二個(gè)時(shí)鐘周期時(shí)，所述第一寄存器輸出rm QX a (n_lh通過(guò)所述第二乘法器得到rm (lX a (n_2h_，此時(shí)所述第一乘法器輸入」，所述第一乘法器輸出rHD—y a (n_'第一加法器輸出為rHD—y a (n-1)J+rHD 0X a (n_2\存入所述第一寄存器；n 個(gè)時(shí)鐘周期后，Sfrm) X a J("1)+rro_(n-2) X a」(n_2) +rHD—。，I ^ j ^ 2t ;采用2t個(gè)所述校正子計(jì)算單元,得到S1, S2, . . . S2t。
4.根據(jù)權(quán)利要求3所述的一種譯碼裝置，其特征在于，所述第一計(jì)算單元具體為第一個(gè)時(shí)鐘周期時(shí)，所述第一寄存器初始化為1，第一多路選擇器選擇O，則所述第一加法器和所述第一乘法器的輸出均為a S儲(chǔ)存在所述第一寄存器中；第二個(gè)時(shí)鐘周期，所述第一多路選擇器選擇a S則所述第一加法器輸出a "-a S所述第一乘法器輸出為(a 4 a 0 X a 1 ;n_k個(gè)周期后，得到 若工作在重編碼模式下時(shí)，將所述第一寄存器儲(chǔ)存結(jié)果-&)通過(guò)所述第二乘法器乘以所述第二加法器的輸出rHD—J2hd」，得到 ;當(dāng)工作在擦除譯碼模式下時(shí)，將 送入求逆器，得到
5.根據(jù)權(quán)利要求4所述的一種譯碼裝置，其特征在于，所述第二計(jì)算單元在所述重編碼與擦除譯碼單元共有n-k個(gè)， 當(dāng)所述第二計(jì)算單元計(jì)算所述多項(xiàng)式S (x)時(shí)，所述第一多路選擇器選擇0 (X)的系數(shù)，第三多路選擇器選擇第二多路選擇器的輸出，所述第二多路選擇器選擇S(X)的系數(shù)；第五多路選擇器選擇第四多路選擇器輸出，所述第四多路選擇器選擇前一級(jí)單元的所述第一寄存器的輸出；經(jīng)過(guò)n-k周期移位后，所述第一寄存器中得到所述估值多項(xiàng)式5 (x)的系數(shù)； 當(dāng)所述第二計(jì)算單元計(jì)算重編碼結(jié)果3HD和3 _時(shí)，所述第一多路選擇器選擇所述第一寄存器的輸出，所述第三多路選擇器選擇a 1，所述第五多路選擇器選擇所述第四多路選擇器輸出，所述第四多路選擇器選擇所述估值多項(xiàng)式8 (x)的系數(shù)，每個(gè)周期，所述第一寄存器都存入所述第一加法器的輸出；n_k周期后，得到Pmi=S (Qi)的值；之后所述第一寄存器通過(guò)所述第二加法器得到，存入所述第二寄存器；當(dāng)所述第二計(jì)算單元計(jì)算擦除向量爐(X)時(shí)，在計(jì)算完5 (Qi)后，所述第一多路選擇器選擇所述第一寄存器的輸出，所述第三多路選擇器選擇所述第二多路選擇器的輸出，所述第二多路選擇器選擇，所述第五多路選擇器選擇」，最后通過(guò)所述第 一乘法器和所述第一加法器得到存在所述第一寄存器中。
全文摘要
本發(fā)明公開(kāi)了一種譯碼裝置，涉及信道糾錯(cuò)編碼領(lǐng)域，所述譯碼裝置采用串行架構(gòu)，所述譯碼裝置包括重編碼與擦除譯碼單元，用于完成重編碼和擦除譯碼；插值器，用于完成插值計(jì)算，得到2η對(duì)應(yīng)測(cè)試向量的插值結(jié)果，即錯(cuò)誤位置多項(xiàng)式與錯(cuò)誤估值多項(xiàng)式；多項(xiàng)式選擇單元，用于對(duì)所述錯(cuò)誤位置多項(xiàng)式與所述錯(cuò)誤估值多項(xiàng)式進(jìn)行計(jì)算，判斷是否是正確的插值結(jié)果；錢搜索與福尼算法單元，用于對(duì)碼字進(jìn)行糾錯(cuò)。本發(fā)明在無(wú)需模塊間緩存的情況下，譯碼時(shí)間可以隨著插值器給出正確的插值結(jié)果的時(shí)間變化自動(dòng)調(diào)整；本發(fā)明有助于縮短譯碼時(shí)間；使得大量計(jì)算電路與計(jì)算結(jié)果得到復(fù)用，進(jìn)一步減小了硬件資源需求，提高了譯碼效率。
文檔編號(hào)H03M13/15GK102684708SQ20121014389
公開(kāi)日2012年9月19日 申請(qǐng)日期2012年5月10日 優(yōu)先權(quán)日2012年5月10日
發(fā)明者張為, 武士強(qiáng), 王皓 申請(qǐng)人:天津大學(xué)