專利名稱：一種基于神經(jīng)元mos管的電壓型四值施密特觸發(fā)器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種施密特觸發(fā)器電路，尤其涉及一種基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路。
背景技術(shù)：
施密特觸發(fā)器能有效抑制疊加在信號上的干擾，消除信號顫動而得到廣泛應(yīng)用，它是模擬和數(shù)字系統(tǒng)中對信號進行整形處理，改善開/關(guān)控制的一種常用電路。施密特電路的兩個重要特征是能有效地接收緩慢變化的輸入信號并將其轉(zhuǎn)變?yōu)榭焖僮兓妮敵鲂盘?；對于正向和負向輸入信號的直流傳輸特性有著不同的檢測閾值，兩者之差稱之為回差。在多值邏輯電路中，多值施密特電路也應(yīng)有其相應(yīng)的使用地位。電路對信號值的檢測是通過輸入信號與閾值的比較來作出的，檢測閾居于相鄰的兩種信號值之間。因此，為檢測一個m值邏輯信號，其取值為0，1，…，m-1，電路中需要設(shè)置O. 5，I. 5，…，m_l. 5，共m_l個檢測閾。在多值施密特電路的設(shè)計中需要對這m-Ι個檢測閾值進行控制以實現(xiàn)對應(yīng)閾值的回差特性，因此多值施密特電路的設(shè)計較之二值電路要復(fù)雜得多。目前，基于CMOS工藝設(shè)計的多值施密特電路主要有電流型和電壓型之分。多值電流型CMOS施密特電路因存在直流通路通常需要消耗較大的功耗，多值電壓型CMOS施密特電路雖具有低功耗的特點，但多值電壓型CMOS電路為實現(xiàn)具有多個閾值的MOS管需要增加額外的離子注入工序或需同時采用增強型和耗盡型兩種MOS管，這增加了工藝復(fù)雜度，使實用性受到限止。由于四值邏輯電路容易實現(xiàn)與二值邏輯電路的接口，因此對四值CMOS施密特電路的設(shè)計就顯得尤為有意義。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路，它們除了具有低功耗和結(jié)構(gòu)簡單的特點之外，還可以通過改變輸入端電容耦合系數(shù)來調(diào)節(jié)回差電壓。本發(fā)明的設(shè)計方案是為了實現(xiàn)上述目的。本發(fā)明提供一種基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路，包括閾0. 5電路、閾I. 5電路、閾2. 5電路和四值信號傳輸控制電路；所述閾0. 5電路分別連接有電源VDD、電源V2以及輸入信號端Vin ;所述閾I. 5電路分別連接有電源VDD、電源\、電源V1以及輸入信號端Vin ;所述閾2. 5電路分別連接有電源VDD、電源V1以及輸入信號端Vin ;所述四值信號傳輸控制電路分別連接有電源VDD、電源V1、電源V2以及輸出信號端Vrat ;所述閾0. 5電路、閾I. 5電路以及閾2. 5電路分別與四值信號傳輸控制電路相連接。作為對一種基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路的進一步描述所述閾0. 5電路包括具有回差特性的閾0. 5反相運算電路和閾0. 5運算電路；所述閾0. 5反相運算電路和閾0. 5運算電路由互補型的閾0. 5反相器、普通二值CMOS反相器和反饋電路構(gòu)成；所述互補型閾0. 5反相器包括神經(jīng)元pMOS管mpl和神經(jīng)元nMOS管mnl ;所述普通二值CMOS反相器包括pMOS管mp2和nMOS管Hin2 ;所述神經(jīng)元pMOS管mpl的源極接電源Vdd，神經(jīng)元pMOS管mpl的漏極接所述神經(jīng)元nMOS管mnl的漏極，神經(jīng)元pMOS管mpl有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cpl、電容Cp2和電容Cp3 ;所述神經(jīng)元nMOS管mnl的源極接地，神經(jīng)元nMOS管mnl有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cnl、電容Cn2和電容Cn3 ;所述CMOS反相器中pMOS管mp2的源極接電源VDD, pMOS管mp2的漏極接CMOS反相器中nMOS管mn2的漏極，nMOS管mn2的源極接地；所述CMOS反相器中pMOS管mp2的柵極與nMOS管Hin2的柵極相接作為CMOS反相器的輸入端；所述CMOS反相器的輸入端與所述神經(jīng)元pMOS管mpl的漏極和所述神經(jīng)元nMOS管mnl的漏極相連接；所述神經(jīng)元nMOS管mnl的一個柵輸入端和所述神經(jīng)元pMOS管mpl的一個柵輸入端與輸入信號端Vin相接；所述神經(jīng)元pMOS管mpl的另一個柵輸入端與電源Vdd相連接，神經(jīng)元PMOS管mpl的剩余一個輸入柵與所述CMOS反相器中pMOS管mp2的漏極和nMOS管mn2的漏極相接形成正反饋電路；所述神經(jīng)元nMOS管mnl的另一個柵輸入端接電源V2，神經(jīng)元nMOS管mnl的剩余一個輸入柵與所述CMOS反相器中pMOS管mp2的漏極和nMOS管Iiin2的漏極相接形成正反饋電路；所述閾I. 5電路包括具有回差特性的閾I. 5反相運算電路和閾I. 5運算電路；所述閾I. 5反相運算電路和閾I. 5運算電路由互補型的閾I. 5反相器、普通二值CMOS反相器以及反饋電路組成；所述互補型閾I. 5反相器包括神經(jīng)元pMOS管mp3和神經(jīng)元nMOS管mn3 ;所述普通二值CMOS反相器包括pMOS管mp4和nMOS管mn4 ;所述神經(jīng)元pMOS管mp3的源極接電源Vdd,神經(jīng)元pMOS管mp3的漏極接神經(jīng)元nMOS管mn3的漏極,神經(jīng)元pMOS管mp3有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cp4、電容Cp5和電容Cp6 ;所述神經(jīng)元nMOS管mn3的源極接地，神經(jīng)元nMOS管mn3有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cn4、電容Cn5和電容Cn6 ;所述CMOS反相器中pMOS管mp4的源極接電源VDD，pMOS管mp4的漏極接CMOS反相器中nMOS管mn4的漏極，nMOS管mn4的源極接地；所述CMOS反相器中pMOS管mp4的柵極與nMOS管mn4的柵極相接作為CMOS反相器的輸入端；所述CMOS反相器的輸入端與所述神經(jīng)元pMOS管mp3的漏極和所述神經(jīng)元nMOS管mn3的漏極相連接；所述神經(jīng)元nMOS管mn3的一個柵輸入端和所述神經(jīng)元pMOS管mp3的一個柵輸入端與輸入信號端Vin相接；所述神經(jīng)元pMOS管mp3的另一個柵輸入端接電源V2，神經(jīng)元PMOS管mp3的剩余一個輸入柵與所述CMOS反相器中pMOS管mp4的漏極和nMOS管mn4的漏極相接形成正反饋電路；所述神經(jīng)元nMOS管mn3的另一個柵輸入端接電源V1,神經(jīng)元nMOS管mn3的剩余一個輸入柵與所述CMOS反相器中pMOS管mp4的漏極和nMOS管mn4的漏極相接形成正反饋電路；所述閾2. 5電路包括具有回差特性的閾2. 5反相運算電路和閾2. 5運算電路；所述閾2. 5反相運算電路和閾2. 5運算電路由互補型的閾2. 5反相器、普通二值CMOS反相器以及反饋電路組成；所述閾2. 5反相器包括神經(jīng)元pMOS管mp5和神經(jīng)元nMOS管mn5 ；所述普通二值CMOS反相器包括pMOS管mp6和nMOS管mn6 ;所述神經(jīng)元pMOS管mp5的源極接電源Vdd,神經(jīng)元pMOS管mp5的漏極接所述神經(jīng)元nMOS管mn5的漏極,神經(jīng)元pMOS管mp5有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cp7、電容Cp8和電容Cp9 ;所述神經(jīng)元nMOS管mn5的源極接地，神經(jīng)元nMOS管mn5有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cn7、電容Cn8和電容Cn9 ;所述CMOS反相器中pMOS管mp6的源極接電源VDD，pMOS管mp6的漏極接CMOS反相器中nMOS管mn6的漏極，nMOS管mn6的源極接地；所述CMOS反相器中pMOS管mp6的柵極與nMOS管mn6的柵極相接作為CMOS反相 器的輸入端；所述CMOS反相器的輸入端與所述神經(jīng)元pMOS管mp5的漏極和所述神經(jīng)元nMOS管mn5的漏極相連接；所述神經(jīng)元nMOS管mn5的一個柵輸入端和所述神經(jīng)元pMOS管mp5的一個柵輸入端與輸入信號端Vin相接，所述神經(jīng)元pMOS管mp5的另一個柵輸入端接電源V1，神經(jīng)元PMOS管mp5的剩余一個輸入柵與所述CMOS反相器中pMOS管mp6的漏極和nMOS管mn6的漏極相接形成正反饋電路；所述神經(jīng)元nMOS管mn5的另一個柵輸入端接地，神經(jīng)元nMOS管mn5的剩余一個輸入柵與所述CMOS反相器中pMOS管mp6的漏極和nMOS管mn6的漏極相接形成正反饋電路；所述四值信號傳輸控制電路由PMOS管mp7、pMOS管mp8、pMOS管mp9和nMOS管mn7、nM0S管mn8、nM0S管mn9組成；所述pMOS管mp7的源極接電源VDD,pM0S管mp7的漏極接所述nMOS管mn7的漏極，pMOS管mp7的柵極連接至所述閾O. 5電路中普通二值CMOS反相器中pMOS管mp2和nMOS管mn2的漏極；所述nMOS管mn7的源極接地,nMOS管mn7的柵極連接至所述閾2. 5電路中普通二值CMOS反相器中pMOS管mp6和nMOS管mn6的漏極；所述pMOS管mp8的漏極和所述PMOS管mp9的源極串接于電源V2與輸出信號端Vrat之間，pMOS管mp8的柵極連接至所述閾O. 5電路中神經(jīng)元pMOS管mpl和神經(jīng)元nMOS管mnl的漏極；所述nMOS管mn8的源極和nMOS管mn9的漏極串接于輸出信號端Vrat與電源V1之間；所述nMOS管mn9的柵極接至所述閾2. 5電路中神經(jīng)元pMOS管mp5和神經(jīng)元nMOS管mn5的漏極；所述pMOS管mp9的柵極和所述nMOS管mn8的柵極相連接至所述閾I. 5電路中普通二值CMOS反相器中pMOS管mP4和nMOS管mn4的漏極。與現(xiàn)有設(shè)計方案相比，本發(fā)明具有的有益效果是相對于輸入端而言，神經(jīng)元MOS器件或電路的閾值電壓可受外部控制柵信號的控制，這有效地克服了傳統(tǒng)電壓型多值邏輯電路為實現(xiàn)具有多個閾值電壓的MOS管需要額外的離子注入工序或需同時采用增強型和耗盡型兩種MOS管而增加工藝復(fù)雜度等缺陷。電路利用了神經(jīng)元MOS管所具有的閾值易于控制這一自然屬性，無需增加特別的電路，僅需通過分別在P型和η型浮柵MOS管中增加一柵輸入端就可以方便地實現(xiàn)施密特電路中的再生反饋，這使得所設(shè)計的電路具有非常簡單的結(jié)構(gòu)。采用具有獨立浮柵結(jié)構(gòu)的互補浮柵MOS管方案，保證了電路具有低功耗和高噪聲容限的特點。并且，可以通過改變電容耦合系數(shù)來方便地調(diào)整回差電壓。通過增加浮柵MOS管的輸入端數(shù)，可以非常容易地接入外部控制信號，從而改變施密特電路中的高、低兩個閾值電壓。因此本發(fā)明具有的最大特點是調(diào)整回差電壓方便并且可以通過外部控制信號直接控制閾值電壓。本發(fā)明完全基于標準的雙層多晶硅CMOS工藝，除了保持電壓型電路低功耗的特點之外，新設(shè)計具有電路結(jié)構(gòu)簡單、回差電壓調(diào)節(jié)容易，以及對閾值電壓控制方便和靈活等特點。


下面結(jié)合附圖對本發(fā)明的具體實施方式
作進一步詳細說明。圖I是基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路；圖2是圖I中所涉及的η型神經(jīng)元MOS管和ρ型神經(jīng)元MOS管的符號以及它們的電容模型；
圖3是圖I所示四值施密特觸發(fā)器電路的電壓傳輸特性曲線{Cn(p)i:Cn(p)(i+1):Cn(p)(i+2)=15:15:l, i e (1,4,7)}；圖4是圖I所示四值施密特觸發(fā)器電路的電壓傳輸特性曲線{Cn(p)i:Cn(p)(i+1):Cn(p)(i+2)=6:6:1, i e (I, 4, 7)} ο
具體實施例方式實施例I、圖I給出了一種基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路，包括閾O. 5電路11、閾I. 5電路12、閾2. 5電路13和四值信號傳輸控制電路14 ;閾O. 5電路11分別連接有電源VDD、電源V2以及輸入信號端Vin ;閾I. 5電路12分別連接有電源VDD、電源V2、電源V1以及輸入信號端Vin;閾2. 5電路13分別連接有電源VDD、電源V1以及輸入信號端Vin ；四值信號傳輸控制電路14分別連接有電源VDD、電源V1、電源V2以及輸出信號端Vout ;閾O. 5電路11、閾I. 5電路12以及閾2. 5電路13分別與四值信號傳輸控制電路14相連接。具體的連接方式如下閾O. 5電路11包括具有回差特性的閾O. 5反相運算電路和閾O. 5運算電路；閾
0.5反相運算電路和閾O. 5運算電路由互補型的閾O. 5反相器、普通二值CMOS反相器和反饋電路構(gòu)成；互補型閾O. 5反相器包括神經(jīng)元pMOS管mpl和神經(jīng)元nMOS管mnl ;普通二值CMOS反相器包括pMOS管mp2和nMOS管mn2。神經(jīng)元pMOS管mpl的源極接電源VDD，神經(jīng)元pMOS管mpl的漏極接神經(jīng)元nMOS管mnl的漏極，神經(jīng)元pMOS管mpl有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cpl、電容Cp2和電容Cp3 ;神經(jīng)元nMOS管mnl的源極接地，神經(jīng)元nMOS管mnl有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cnl、電容Cn2和電容Cn3 ；CM0S反相器中PMOS管mp2的源極接電源VDD，pMOS管mp2的漏極接CMOS反相器中nMOS管mn2的漏極，nMOS管Hin2的源極接地；CMOS反相器中pMOS管mp2的柵極與nMOS管mn2的柵極相接作為CMOS反相器的輸入端；CM0S反相器的輸入端與神經(jīng)元pMOS管mpl的漏極和神經(jīng)元nMOS管mnl的漏極相連接；神經(jīng)元nMOS管mnl的一個柵輸入端和神經(jīng)元pMOS管mpl的一個柵輸入端與輸入信號端Vin相接；神經(jīng)元pMOS管mpl的另一個柵輸入端與電源Vdd相連接，神經(jīng)元pMOS管mpl的剩余一個輸入柵與CMOS反相器中pMOS管mp2的漏極和nMOS管Hin2的漏極相接形成正反饋電路；神經(jīng)元nMOS管mnl的另一個柵輸入端接電源V2，神經(jīng)元nMOS管mnl的剩余一個輸入柵與CMOS反相器中pMOS管mp2的漏極和nMOS管Hin2的漏極相接形成正反饋電路。閾I. 5電路12包括具有回差特性的閾I. 5反相運算電路和閾I. 5運算電路；閾
1.5反相運算電路和閾I. 5運算電路由互補型的閾I. 5反相器、普通二值CMOS反相器以及反饋電路組成；互補型閾I. 5反相器包括神經(jīng)元pMOS管mp3和神經(jīng)元nMOS管mn3 ;普通二值CMOS反相器包括pMOS管mp4和nMOS管mn4。神經(jīng)元pMOS管mp3的源極接電源VDD，神經(jīng)元pMOS管mp3的漏極接神經(jīng)元nMOS管mn3的漏極，神經(jīng)元pMOS管mp3有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cp4、電容Cp5和電容Cp6 ;神經(jīng)元nMOS管mn3的源極接地，神經(jīng)元nMOS管mn3有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cn4、電容Cn5和電容Cn6 ；CM0S反相器中PMOS管mp4的源極接電源VDD，pMOS管mp4的漏極接CMOS反相器中nMOS管mn4的漏極，nMOS管mn4的源極接地；CM0S反相器中pMOS管mp4的柵極與nMOS管mn4的柵極相接作為CMOS反相器的輸入端；CM0S反相器的輸入端與神經(jīng)元pMOS管mp3的漏極和神經(jīng)元nMOS管mn3的漏極相連接；神經(jīng)元nMOS管mn3的一個柵輸入端和神經(jīng)元pMOS管mp3的一個柵輸、入端與輸入信號端Vin相接；神經(jīng)元pMOS管mp3的另一個柵輸入端接電源V2，神經(jīng)元pMOS管IHp3的剩余一個輸入柵與CMOS反相器中pMOS管mp4的漏極和nMOS管mn4的漏極相接形成正反饋電路；神經(jīng)元nMOS管mn3的另一個柵輸入端接電源V1，神經(jīng)元nMOS管mn3的剩余一個輸入柵與CMOS反相器中pMOS管mp4的漏極和nMOS管mn4的漏極相接形成正反饋電路。閾2. 5電路13包括具有回差特性的閾2. 5反相運算電路和閾2. 5運算電路；閾
2.5反相運算電路和閾2. 5運算電路由互補型的閾2. 5反相器、普通二值CMOS反相器以及反饋電路組成；閾2. 5反相器包括神經(jīng)元pMOS管mp5和神經(jīng)元nMOS管mn5 ;普通二值CMOS反相器包括pMOS管mp6和nMOS管mn6。神經(jīng)元pMOS管mp5的源極接電源VDD，神經(jīng)元pMOS管mp5的漏極接神經(jīng)元nMOS管mn5的漏極，神經(jīng)元pMOS管mp5有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cp7、電容Cp8和電容Cp9 ;神經(jīng)元nMOS管mn5的源極接地，神經(jīng)元nMOS管mn5有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cn7、電容Cn8和電容Cn9 ；CM0S反相器中PMOS管mp6的源極接電源VDD，pMOS管mp6的漏極接CMOS反相器中nMOS管mn6的漏極，nMOS管mn6的源極接地；CM0S反相器中pMOS管mp6的柵極與nMOS管mn6的柵極相接作為CMOS反相器的輸入端；CM0S反相器的輸入端與神經(jīng)元pMOS管mp5的漏極和神經(jīng)元nMOS管mn5的漏極相連接；神經(jīng)元nMOS管mn5的一個柵輸入端和神經(jīng)元pMOS管mp5的一個柵輸入端與輸入信號端Vin相接，神經(jīng)元pMOS管mp5的另一個柵輸入端接電源V1，神經(jīng)元pMOS管mp5的剩余一個輸入柵與CMOS反相器中pMOS管mp6的漏極和nMOS管mn6的漏極相接形成正反饋電路；神經(jīng)元nMOS管mn5的另一個柵輸入端接地，神經(jīng)元nMOS管mn5的剩余一個輸入柵與CMOS反相器中pMOS管mp6的漏極和nMOS管mn6的漏極相接形成正反饋電路。四值信號傳輸控制電路(14)由pMOS管mp7、pM0S管mp8、pM0S管mp9和nMOS管mn7、nMOS管mn8、nM0S管mn9組成；pM0S管mp7的源極接電源VDD, pMOS管mp7的漏極接nMOS管mn7的漏極，PMOS管mp7的柵極連接至閾0. 5電路11中普通二值CMOS反相器中pMOS管mp2和nMOS管mn2的漏極；nM0S管mn7的源極接地，nMOS管mn7的柵極連接至閾2. 5電路13中普通二值CMOS反相器中pMOS管mp6和nMOS管mn6的漏極；pM0S管mp8的漏極和pMOS管mp9的源極串接于電源V2與輸出信號端Vtjut之間，pMOS管mp8的柵極連接至閾0. 5電路11中神經(jīng)元pMOS管mpl和神經(jīng)元nMOS管mnl的漏極；nM0S管mn8的源極和nMOS管mn9的漏極串接于輸出信號端Vwt與電源V1之間；nM0S管mn9的柵極接至閾2. 5電路13中神經(jīng)元pMOS管mp5和神經(jīng)元nMOS管mn5的漏極；pM0S管mp9的柵極和nMOS管mn8的柵極相連接至閾I. 5電路13中普通二值CMOS反相器中pMOS管mp4和nMOS管mn4的漏極。以上所述四值信號傳輸控制電路部分14中，pMOS管mp7用于傳輸電源Vdd的電壓VDD, pMOS管mp8和pMOS管mp9用于傳輸電源V2的電壓V2, nMOS管mn8和nMOS管mn9用于傳輸電源V1的電壓VpnMOS管mn7用于傳輸?shù)仉妷篛。(KVpV2和Vdd分別對應(yīng)于四值邏輯信號(0、1、2、3)。神經(jīng)元MOS管是近年來提出的一種具 有高功能度、低功耗和閾值控制靈活等特點的新型器件，人們已在模擬、數(shù)字和神經(jīng)網(wǎng)絡(luò)等多個領(lǐng)域?qū)λ膽?yīng)用開展了深入研究。這種器件的加工工藝與標準的雙層多晶硅CMOS工藝完全兼容，η型神經(jīng)元MOS管和ρ型神經(jīng)元MOS管的符號以及它們的電容模型如圖2所示。它具有多個輸入柵極和一個浮柵極，其中浮柵由第一層多晶硅形成，多個輸入控制柵則由第二層多晶硅形成。輸入端與浮柵之間通過電容實現(xiàn)I禹合。圖中Vf表不浮柵上的電壓，Vtl為襯底電壓，N1' V2、......、Vn為輸入信號
電壓。Ctl是浮柵與襯底之間的耦合電容，它主要由柵氧化層電容Cm構(gòu)成，C1, C2,……、Cn為各個輸入柵與浮柵之間的耦合電容。圖中D和S分別表示漏極和源極。浮柵上的凈電荷Qf由下式給出
權(quán)利要求
1.一種基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路；其特征是所述基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路包括閾O. 5電路(11)、閾I. 5電路(12)、閾2. 5電路(13)和四值信號傳輸控制電路(14)； 所述閾O. 5電路(11)分別連接有電源VDD、電源V2以及輸入信號端Vin ； 所述閾1.5電路(12)分別連接有電源VDD、電源V2、電源V1以及輸入信號端Vin; 所述閾2. 5電路(13)分別連接有電源VDD、電源V1以及輸入信號端Vin ； 所述四值信號傳輸控制電路(14)分別連接有電源VDD、電源V1、電源V2以及輸出信號端Vout， 所述閾0.5電路(11)、閾1.5電路(12)以及閾2.5電路(13)分別與四值信號傳輸控制電路(14)相連接。
2.如權(quán)利要求I所述的一種基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路，其特征是所述閾O. 5電路(11)包括具有回差特性的閾O. 5反相運算電路和閾O. 5運算電路； 所述閾O. 5反相運算電路和閾O. 5運算電路由互補型的閾O. 5反相器、普通二值CMOS反相器和反饋電路構(gòu)成；所述互補型閾O. 5反相器包括神經(jīng)元pMOS管mpl和神經(jīng)元nMOS管mnl ;所述普通二值CMOS反相器包括pMOS管mp2和nMOS管mn2 ； 所述神經(jīng)元pMOS管mpl的源極接電源Vdd,神經(jīng)元pMOS管mpl的漏極接所述神經(jīng)元nMOS管mnl的漏極，神經(jīng)元pMOS管mpl有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cpl、電容Cp2和電容Cp3 ;所述神經(jīng)元nMOS管mnl的源極接地，神經(jīng)元nMOS管mnl有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cnl、電容Cn2和電容Cn3 ;所述CMOS反相器中pMOS管mp2的源極接電源VDD，pMOS管mp2的漏極接CMOS反相器中nMOS管mn2的漏極，nMOS管mn2的源極接地；所述CMOS反相器中pMOS管mp2的柵極與nMOS管mn2的柵極相接作為CMOS反相器的輸入端；所述CMOS反相器的輸入端與所述神經(jīng)元pMOS管mpl的漏極和所述神經(jīng)元nMOS管mnl的漏極相連接；所述神經(jīng)元nMOS管mnl的一個柵輸入端和所述神經(jīng)元PMOS管mpl的一個柵輸入端與輸入信號端Vin相接；所述神經(jīng)元pMOS管mpl的另一個柵輸入端與電源Vdd相連接，神經(jīng)元pMOS管mpl的剩余一個輸入柵與所述CMOS反相器中pMOS管mp2的漏極和nMOS管Iiin2的漏極相接形成正反饋電路；所述神經(jīng)元nMOS管mnl的另一個柵輸入端接電源V2，神經(jīng)元nMOS管mnl的剩余一個輸入柵與所述CMOS反相器中PMOS管mp2的漏極和nMOS管Hin2的漏極相接形成正反饋電路； 所述閾I. 5電路(12)包括具有回差特性的閾I. 5反相運算電路和閾I. 5運算電路；所述閾I. 5反相運算電路和閾I. 5運算電路由互補型的閾I. 5反相器、普通二值CMOS反相器以及反饋電路組成；所述互補型閾I. 5反相器包括神經(jīng)元pMOS管mp3和神經(jīng)元nMOS管mn3 ；所述普通二值CMOS反相器包括pMOS管mp4和nMOS管mn4 ； 所述神經(jīng)元pMOS管mp3的源極接電源Vdd,神經(jīng)元pMOS管mp3的漏極接神經(jīng)元nMOS管mn3的漏極，神經(jīng)元pMOS管mp3有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cp4、電容Cp5和電容Cp6 ;所述神經(jīng)元nMOS管mn3的源極接地，神經(jīng)元nMOS管mn3有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cn4、電容Cn5和電容Cn6 ；所述CMOS反相器中pMOS管mp4的源極接電源VDD，pM0S管mp4的漏極接CMOS反相器中nMOS管mn4的漏極，nMOS管mn4的源極接地；所述CMOS反相器中pMOS管mp4的柵極與nMOS管mn4的柵極相接作為CMOS反相器的輸入端；所述CMOS反相器的輸入端與所述神經(jīng)元pMOS管mp3的漏極和所述神經(jīng)元nMOS管mn3的漏極相連接；所述神經(jīng)元nMOS管mn3的一個柵輸入端和所述神經(jīng)元PMOS管mp3的一個柵輸入端與輸入信號端Vin相接；所述神經(jīng)元pMOS管mp3的另一個柵輸入端接電源V2，神經(jīng)元pMOS管mp3的剩余一個輸入柵與所述CMOS反相器中pMOS管mp4的漏極和nMOS管mn4的漏極相接形成正反饋電路；所述神經(jīng)元nMOS管mn3的另一個柵輸入端接電源V1，神經(jīng)元nMOS管mn3的剩余一個輸入柵與所述CMOS反相器中pMOS管mp4的漏極和nMOS管mn4的漏極相接形成正反饋電路； 所述閾2. 5電路(13)包括具有回差特性的閾2. 5反相 運算電路和閾2. 5運算電路；所述閾2. 5反相運算電路和閾2. 5運算電路由互補型的閾2. 5反相器、普通二值CMOS反相器以及反饋電路組成；所述閾2. 5反相器包括神經(jīng)元pMOS管mp5和神經(jīng)元nMOS管mn5 ;所述普通二值CMOS反相器包括pMOS管mp6和nMOS管mn6 ； 所述神經(jīng)元pMOS管mp5的源極接電源Vdd,神經(jīng)元pMOS管mp5的漏極接所述神經(jīng)元nMOS管mn5的漏極，神經(jīng)元pMOS管mp5有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cp7、電容Cp8和電容Cp9 ;所述神經(jīng)元nMOS管mn5的源極接地，神經(jīng)元nMOS管mn5有三個柵輸入端，這三個輸入柵極與浮柵之間的耦合電容分別為電容Cn7、電容Cn8和電容Cn9 ;所述CMOS反相器中pMOS管mp6的源極接電源VDD，pMOS管mp6的漏極接CMOS反相器中nMOS管mn6的漏極，nMOS管mn6的源極接地；所述CMOS反相器中pMOS管mp6的柵極與nMOS管mn6的柵極相接作為CMOS反相器的輸入端；所述CMOS反相器的輸入端與所述神經(jīng)元pMOS管mp5的漏極和所述神經(jīng)元nMOS管mn5的漏極相連接；所述神經(jīng)元nMOS管mn5的一個柵輸入端和所述神經(jīng)元PMOS管mp5的一個柵輸入端與輸入信號端Vin相接，所述神經(jīng)元pMOS管mp5的另一個柵輸入端接電源V1,神經(jīng)元pMOS管mp5的剩余一個輸入柵與所述CMOS反相器中pMOS管mp6的漏極和nMOS管mn6的漏極相接形成正反饋電路；所述神經(jīng)元nMOS管mn5的另一個柵輸入端接地，神經(jīng)元nMOS管mn5的剩余一個輸入柵與所述CMOS反相器中pMOS管mp6的漏極和nMOS管mn6的漏極相接形成正反饋電路； 所述四值信號傳輸控制電路(14)由pMOS管mp7、pM0S管mp8、pM0S管mp9和nMOS管mn7、nMOS 管 mn8、nMOS 管 mn9 組成； 所述pMOS管mp7的源極接電源VDD, pMOS管mp7的漏極接所述nMOS管mn7的漏極，pMOS管mp7的柵極連接至所述閾O. 5電路(11)中普通二值CMOS反相器中pMOS管mp2和nMOS管Inn2的漏極；所述nMOS管mn7的源極接地，nMOS管mn7的柵極連接至所述閾2. 5電路(13)中普通二值CMOS反相器中pMOS管mp6和nMOS管mn6的漏極；所述pMOS管mp8的漏極和所述PMOS管mp9的源極串接于電源V2與輸出信號端Vrat之間，pMOS管mp8的柵極連接至所述閾O. 5電路(11)中神經(jīng)元pMOS管mpl和神經(jīng)元nMOS管mnl的漏極；所述nMOS管mn8的源極和nMOS管mn9的漏極串接于輸出信號端Vwt與電源V1之間；所述nMOS管mn9的柵極接至所述閾2. 5電路(13)中神經(jīng)元pMOS管mp5和神經(jīng)元nMOS管mn5的漏極；所述pMOS管mp9的柵極和所述nMOS管mn8的柵極相連接至所述閾I. 5電路(13)中普通二值CMOS反相器中pMOS管mp4和nMOS管mn4的漏極。
全文摘要
本發(fā)明公開了一種基于神經(jīng)元MOS管的電壓型四值施密特觸發(fā)器電路，包括具有回差特性的閾0.5反相運算和閾0.5運算電路部分11，具有回差特性的閾1.5反相運算和閾1.5運算電路部分12，具有回差特性的閾2.5反相運算和閾2.5運算電路部分13，四值信號傳輸控制電路部分14。本發(fā)明完全基于標準的雙層多晶硅CMOS工藝，并且四值施密特電路中的三個回差電壓值可以通過改變電容耦合系數(shù)比來調(diào)整。采用具有獨立浮柵結(jié)構(gòu)的互補神經(jīng)元MOS管方案，保證了電路具有低功耗和高噪聲容限的特點。此外,由于采用神經(jīng)元MOS管設(shè)計的閾運算及其反相電路容易實現(xiàn)對閾值的控制，這使得所提出的四值施密特電路具有簡單的結(jié)構(gòu)。
文檔編號H03K3/3565GK102638248SQ20121014254
公開日2012年8月15日 申請日期2012年5月9日 優(yōu)先權(quán)日2012年5月9日
發(fā)明者吳劍鐘, 周選昌, 楊旸, 杭國強, 章丹艷, 胡曉慧 申請人:浙江大學(xué)城市學(xué)院