專利名稱：8位制約競爭計數(shù)碼的實現(xiàn)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路芯片，是東南大學李冰教授發(fā)明的“反相移位方式的制約競爭計數(shù)碼電路”的8位擴展碼電路的實現(xiàn)，特別是一種適用于制約競爭計數(shù)的集成電路芯片。
背景技術(shù)：
東南大學李冰教授發(fā)明的“反相移位方式的制約競爭計數(shù)碼電路”(專利號 200610041209.8)中提出了一種制約競爭的16進制編碼的反相移位方式實現(xiàn)的制約競爭計數(shù)碼電路。李冰教授的方案提出了編碼的的跳轉(zhuǎn)方式和結(jié)構(gòu)，實現(xiàn)了制約競爭計數(shù)碼的遞
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發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種能夠?qū)崿F(xiàn)8位制約競爭計數(shù)碼變換的8位制約競爭計數(shù)碼的實現(xiàn)電路。本發(fā)明為解決上述技術(shù)問題采用以下技術(shù)方案本發(fā)明設(shè)計了一種8位制約競爭計數(shù)碼的實現(xiàn)電路，包括低4位碼實現(xiàn)電路、高4位碼實現(xiàn)電路和控制邏輯電路；
所述低4位碼實現(xiàn)電路包括第一雙向移位寄存器、第二雙向移位寄存器、第一碼輸出寄存器、第一預(yù)置開關(guān)、第二預(yù)置開關(guān)、第三預(yù)置開關(guān)、第四預(yù)置開關(guān)、第一三態(tài)非門、第二三態(tài)非門、第三三態(tài)非門、第四三態(tài)非門、第一反相器和第二反相器，所述高4位碼實現(xiàn)電路包括第三雙向移位寄存器、第四雙向移位寄存器、第二碼輸出寄存器、第五預(yù)置開關(guān)、 第六預(yù)置開關(guān)、第七預(yù)置開關(guān)、第八預(yù)置開關(guān)、第三反相器、第四反相器、第五反相器和第六反相器，所述控制邏輯電路包括第一與門、第二與門、第三與門、第四與門、第一或門、第一同或門、第一 D觸發(fā)器、第二 D觸發(fā)器、第七反相器、第八反相器、第九反相器、第十反相器和第H 反相器，其中
低4位碼實現(xiàn)電路中第一雙向移位寄存器和第二雙向移位寄存器的最高位分別通過第三三態(tài)非門和第四三態(tài)非門與各自的右移的串行數(shù)據(jù)輸入端連接，最低位分別通過第一三態(tài)非門和第二三態(tài)非門與各自的左移的串行數(shù)據(jù)輸入端連接，第一三態(tài)非門和第二三態(tài)非門的控制端由第一 D觸發(fā)器的正相輸出端控制，第三三態(tài)非門和第四三態(tài)非門的控制端由第一 D觸發(fā)器的反相輸出端控制，高4位碼實現(xiàn)電路中第三雙向移位寄存器和第四雙向移位寄存器的最低位分別通過第三反相器和第四反相器與各自的左移的串行數(shù)據(jù)輸入端連接；
所述低4位碼實現(xiàn)電路中的第一碼輸出寄存器的四個輸出端分別連接第七反相器、第八反相器、第九反相器和第十反相器的輸入端，第七反相器、第八反相器、第十反相器的輸出端和第九反相器輸入端分別連接第一與門的輸入端，第七反相器、第八反相器、第九反相器和第十反相器的輸出端分別連接第二與門的輸入端；第一與門和第二與門的輸出端分別連接第一或門的輸入端，第一或門的輸出端連接第一 D觸發(fā)器的時鐘輸入端，第一 D觸發(fā)器的數(shù)據(jù)端與其反相輸出端連接，第一 D觸發(fā)器的正相輸出端連接至第二 D觸發(fā)器的數(shù)據(jù)端，第一 D觸發(fā)器和第二 D觸發(fā)器的正相輸出端分別連接至第一同或門的輸入端，第一同或門輸出端和第一 D觸發(fā)器的正相輸出端分別連接第三與門的輸入端，第一同或門輸出端和第一 D觸發(fā)器的反相輸出端分別連接第四與門的輸入端;
所述第三與門的輸出端通過第三預(yù)置開關(guān)連接低4位實現(xiàn)電路中第一雙向移位寄存器和第二雙向移位寄存器的第二選擇輸入模式端，第四與門輸出端通過第四預(yù)置開關(guān)連接低4位實現(xiàn)電路中第一雙向移位寄存器和第二雙向移位寄存器的第一選擇輸入模式端,第一D觸發(fā)器的正相輸出端分別連接第一三態(tài)非門和第二三態(tài)非門的控制端，第一觸發(fā)器的反相輸出端分別連接第三三態(tài)非門和第四三態(tài)非門的控制端，第一同或門的輸出端通過第十一反相器和第七預(yù)置開關(guān)分別連接高4位實現(xiàn)電路中第三雙向移位寄存器和第四雙向移位寄存器的第二選擇輸入模式端，第八預(yù)置開關(guān)連接高4位實現(xiàn)電路中第三雙向移位寄存器和第四雙向移位寄存器的第一選擇輸入模式端。本發(fā)明采用以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下技術(shù)效果
1.本發(fā)明所設(shè)計的8位制約競爭計數(shù)碼的實現(xiàn)電路從根本上限制了多位同變化有可能帶來的數(shù)據(jù)的不確定性；
2.本發(fā)明所設(shè)計的8位制約競爭計數(shù)碼的實現(xiàn)電路利用純粹的移位電路實現(xiàn)是以使用大量的移位寄存器為代價；
3.本發(fā)明所設(shè)計的8位制約競爭計數(shù)碼的實現(xiàn)電路運用簡單的控制邏輯，減少了移位寄存器的數(shù)量。


圖I是本發(fā)明所設(shè)計的8位制約競爭計數(shù)碼的實現(xiàn)電路的電路圖2是本發(fā)明所設(shè)計的8位制約競爭計數(shù)碼的實現(xiàn)電路的低4位碼電路和控制邏輯部
分；
圖3是本發(fā)明所設(shè)計的8位制約競爭計數(shù)碼的實現(xiàn)電路的高4位碼電路部分。
具體實施例方式下面結(jié)合附圖對本發(fā)明的技術(shù)方案做進一步的詳細說明；
本發(fā)明設(shè)計了一種8位制約競爭計數(shù)碼的實現(xiàn)電路，其中包括低4位碼實現(xiàn)電路、高 4位碼實現(xiàn)電路和控制邏輯電路
如圖I所示，一種8位制約競爭計數(shù)碼的實現(xiàn)電路。包含低4位碼實現(xiàn)電路雙向移位寄存器A、B,碼輸出寄存器C，預(yù)置開關(guān)D、E，三態(tài)非門H、I、J、K，反相器F、G、N3、N2、NI、 NO、;高4位碼實現(xiàn)電路雙向移位寄存器A’、B’，碼輸出寄存器C’，預(yù)置開關(guān)D’、E’，反相器 M、N、O、P ;控制邏輯:與門Ul、U2、U5、U6，或門U3，同或門U4，D觸發(fā)器U7、U8，反相器L。如圖2所示，低4位碼電路雙向移位寄存器A、B的最高位1/07通過三態(tài)非門與 DSO連接，最低位1/00通過三態(tài)非門與DS7連接，三態(tài)非門的控制端由控制邏輯電路的U7
和 控制。
如圖3所示，高4位碼電路雙向移位寄存器A’、B’的最低位1/00通過三態(tài)非門與 DS7連接，脈沖信號分別接入每個移位寄存器的CP端，在移位寄存器的控制端SlSO的控制下實現(xiàn)移位計數(shù)，兩個碼輸出寄存器C、C’分別輸出低4位碼和高4位碼。具體實施過程如下
I.初始化對兩級電路在的移位寄存器的控制端令(S1，S0)= (1，1)，將預(yù)置開關(guān)邏輯的值即初始化特征序列并行輸入到移位寄存器的1/07、端低4位碼電路的兩組雙向移位寄存器寄存器A通過預(yù)置開關(guān)D被并行置數(shù)初始化為1111 1111，雙向移位寄存器寄存器B 通過預(yù)置開關(guān)E被并行置數(shù)初始化為1001 1100，鎖存器C輸出0001 ;高4位碼電路的初始化雙向移位寄存器寄存器A’預(yù)置開關(guān)D’被并行置數(shù)初始化為1111 1110，雙向移位寄存器寄存器B’預(yù)置開關(guān)E’被并行置數(shù)初始化為0011 1000,此時鎖存器C’輸出0000;控制邏輯的兩個D觸發(fā)器分別被初始化為U7=l，U8=0 :此時8位制約競爭計數(shù)碼的輸出為0000 0001 ;當?shù)谝粋€ CLK 到來后，U8=l，U7=l 則 U4= 7 Θ =1，低 4 位電路的(SI，SO) =
(1，0)低4位鎖存器輸出Q3Q2Q1Q0=1001，高4位鎖存器(SI，SO)= ( 4，0)= (0，0)輸出不變 Q7Q6Q5Q4=0000。2.低4位左移計數(shù)，高4位保持在此期間U3—直是低電平，U7=l，U8=l，則 U4= U O U8 =1，St = U4U7 , 50 = 114歷，低4位雙向移位寄存器控制端(SI，SO) = (U7,
7)= (1,0)工作于左移模式，U7=l開啟寄存器的最低位QO經(jīng)過三態(tài)非門與DS7相接，完成由Q7 —QO方向的左移，低4位的輸出依次由1001 — 1011。。。一0010 ;高4位雙向移位寄存器控制端(SI，SO)= ( 4,0)= (0，0)，鎖存器輸出不變Q7Q6Q5Q4=0000。3.低4位保持，高4位左移計一當?shù)?位的輸出Q3Q2Q1Q0=0010時，U3被置高，
其上升沿觸發(fā) U7 反轉(zhuǎn)使 U7=0，U8=1 則 U4=U7 Θυκ =0, SI = U4U7 = O , S0 = U4i^ = O ,貝丨J
(SI，SO) = (0，0)，對低4位碼電路的雙向移位寄存器74LS323的工作狀態(tài)將準備工作于保
持狀態(tài);U4通過反相器L傳輸至高4位碼電路雙向移位寄存器的SI，(SI，SO) = (m ,0)=
(1,0)控制高4位碼電路工作于左移一位的狀態(tài)，但在下個CLK未到來之前高4位輸出依然 Q7Q6Q5Q4=0000。當下一個CLK到來的時刻，由于(SI，SO)=(0，O)和U4=0，低4位碼電路的移位寄存器輸出將處于保持狀態(tài)，即低4位的輸出Q3Q2Q1Q0=0010在這個CLK不變；高4位碼電路，由于雙向移位寄存器的(SI，S0)=(i^，0)=(1，0)，鎖存器C’即高4位輸出為Q7Q6Q5Q4=0001 ； 此時在控制邏輯上第I個D觸發(fā)器上的輸出U7=0,已經(jīng)傳輸至U8, OTe和ITT4已經(jīng)相同， 使則U4= IZT1OOTrf =1，U7=0將控制雙向八位移位寄存器的(SI，SO)= (U7,U7 )= (O, 1)，同時開啟寄存器的最高位Q7經(jīng)過三態(tài)非門與DSO相接，準備由QO — Q7方向的右移。 U4=l取非后被傳輸至高4位碼電路雙向移位寄存器的SI，雙向移位寄存器控制端(SI，S0)
=( Ι4 ,0) = (0,0)控制高4位碼電路準備工作于保持的狀態(tài)。4.低4位右移，高4位保持由于承接上個電路的狀態(tài)已經(jīng)使得低4位碼電路雙向八位移位寄存器的(SI，SO)= (U7,in )= (0,1),則工作狀態(tài)切換到了右移，則下一個CLK
到來時，低4位的輸出依次由0010 — 1010 — 1000。。。一 0000 ;在此期間U3—直是低電平，U7沒有發(fā)生跳變，則U4=l/7 Oi/7W =1，高4位碼電路由于(S1，S0)= (U4,0)= (O, O)工作于保持的狀態(tài)，則一直保持0001。5.低4位保持，高4位左移當?shù)?位的輸出Q3Q2Q1Q0=0000時，U3被置高，其上升沿觸發(fā) U7 反轉(zhuǎn)使 U7=l ；U4= UltlQjntti =0，則 U5=0 且 U6=0，(SI，SO) =(U5，U6)= (0，O)， 對低4位碼電路的雙向移位寄存器74LS323的工作狀態(tài)將準備工作于保持狀態(tài)；U4的非被傳輸至高4位碼電路雙向移位寄存器的SI，將控制高4位碼電路工作于左移一位的狀態(tài)， 但在下個CLK未到來之前高4位輸出依然Q7Q6Q5Q4=0001 ;當下一個CLK到來的時刻，由于 (SI，SO) = (0,0)和U4=0，低高4位碼電路的移位寄存器輸出將處于保持狀態(tài)，即低4位的輸出Q3Q2QIQO=OOOO在這個CLK不變；高4位碼電路雙向移位寄存器控制端(SI，SO)= ( Γ4 ，0)=(1，0)，使得鎖存器即高4位輸出為Q7Q6Q5Q4=1001 ;此時在控制邏輯上第I個D觸發(fā)器上的輸出U7=i，已經(jīng)傳輸至us，m'm**已經(jīng)相同則U4= UimQmm4- =1，us= U7=i，
U6= m =0將控制雙向八位移位寄存器的(SI，S0)=(U5, U6) = (l，0)，同時開啟寄存器的最低位QO經(jīng)過三態(tài)非門與DS7相接，準備由Q7 — QO方向的右移。U4=l取非后被傳輸至高 4位碼電路雙向移位寄存器的SI，由于雙向移位寄存器的控制端(SI，SO) = (U4,0)= (O, 0)，控制高4位碼電路準備工作于保持的狀態(tài)。6.低4位左移，高4位保持U4=1，U7=l將控制雙向八位移位寄存器的(SI，S0) = (U5, U6) = (l，0)，同時開啟寄存器的最低位QO經(jīng)過三態(tài)非門與DS7相接，完成由Q7 — QO 方向的左移，低4位的輸出依次由0000 — 0001 — 1001。。。一0010 ;在此期間U3—直是低
電平，高4位由于=1，使得雙向移位寄存器的控制端(S1，S0)= ( 4,0) =
(O，O )，則高4位碼輸出寄存器一直保持0000。這種工作狀態(tài)依次循環(huán)往復即可經(jīng)過256個CLK之后，將得到0000 0001的輸出， 得到完備的8位制約競爭計數(shù)碼。
權(quán)利要求
1.一種8位制約競爭計數(shù)碼的實現(xiàn)電路，其特征在于包括低4位碼實現(xiàn)電路、高4位碼實現(xiàn)電路和控制邏輯電路；所述低4位碼實現(xiàn)電路包括第一雙向移位寄存器、第二雙向移位寄存器、第一碼輸出寄存器、第一預(yù)置開關(guān)、第二預(yù)置開關(guān)、第三預(yù)置開關(guān)、第四預(yù)置開關(guān)、第一三態(tài)非門、第二三態(tài)非門、第三三態(tài)非門、第四三態(tài)非門、第一反相器和第二反相器，所述高4位碼實現(xiàn)電路包括第三雙向移位寄存器、第四雙向移位寄存器、第二碼輸出寄存器、第五預(yù)置開關(guān)、 第六預(yù)置開關(guān)、第七預(yù)置開關(guān)、第八預(yù)置開關(guān)、第三反相器、第四反相器、第五反相器和第六反相器，所述控制邏輯電路包括第一與門、第二與門、第三與門、第四與門、第一或門、第一同或門、第一 D觸發(fā)器、第二 D觸發(fā)器、第七反相器、第八反相器、第九反相器、第十反相器和第H 反相器，其中低4位碼實現(xiàn)電路中第一雙向移位寄存器和第二雙向移位寄存器的最高位分別通過第三三態(tài)非門和第四三態(tài)非門與各自的右移的串行數(shù)據(jù)輸入端連接，最低位分別通過第一三態(tài)非門和第二三態(tài)非門與各自的左移的串行數(shù)據(jù)輸入端連接，第一三態(tài)非門和第二三態(tài)非門的控制端由第一 D觸發(fā)器的正相輸出端控制，第三三態(tài)非門和第四三態(tài)非門的控制端由第一 D觸發(fā)器的反相輸出端控制，高4位碼實現(xiàn)電路中第三雙向移位寄存器和第四雙向移位寄存器的最低位分別通過第三反相器和第四反相器與各自的左移的串行數(shù)據(jù)輸入端連接；所述低4位碼實現(xiàn)電路中的第一碼輸出寄存器的四個輸出端分別連接第七反相器、第八反相器、第九反相器和第十反相器的輸入端，第七反相器、第八反相器、第十反相器的輸出端和第九反相器輸入端分別連接第一與門的輸入端，第七反相器、第八反相器、第九反相器和第十反相器的輸出端分別連接第二與門的輸入端；第一與門和第二與門的輸出端分別連接第一或門的輸入端，第一或門的輸出端連接第一 D觸發(fā)器的時鐘輸入端，第一 D觸發(fā)器的數(shù)據(jù)端與其反相輸出端連接，第一 D觸發(fā)器的正相輸出端連接至第二 D觸發(fā)器的數(shù)據(jù)端，第一 D觸發(fā)器和第二 D觸發(fā)器的正相輸出端分別連接至第一同或門的輸入端，第一同或門輸出端和第一 D觸發(fā)器的正相輸出端分別連接第三與門的輸入端，第一同或門輸出端和第一 D觸發(fā)器的反相輸出端分別連接第四與門的輸入端;所述第三與門的輸出端通過第三預(yù)置開關(guān)連接低4位實現(xiàn)電路中第一雙向移位寄存器和第二雙向移位寄存器的第二選擇輸入模式端，第四與門輸出端通過第四預(yù)置開關(guān)連接低4位實現(xiàn)電路中第一雙向移位寄存器和第二雙向移位寄存器的第一選擇輸入模式端,第一 D觸發(fā)器的正相輸出端分別連接第一三態(tài)非門和第二三態(tài)非門的控制端，第一觸發(fā)器的反相輸出端分別連接第三三態(tài)非門和第四三態(tài)非門的控制端，第一同或門的輸出端通過第十一反相器和第七預(yù)置開關(guān)分別連接高4位實現(xiàn)電路中第三雙向移位寄存器和第四雙向移位寄存器的第二選擇輸入模式端，第八預(yù)置開關(guān)連接高4位實現(xiàn)電路中第三雙向移位寄存器和第四雙向移位寄存器的第一選擇輸入模式端。
全文摘要
本發(fā)明公開了一種8位制約競爭計數(shù)碼的實現(xiàn)電路，其中包括低4位碼實現(xiàn)電路、高4位碼實現(xiàn)電路和控制邏輯電路，低4位碼電路雙向移位寄存器A、B的最高位I/O7通過三態(tài)非門與DS0連接，最低位I/O0通過三態(tài)非門與DS7連接，三態(tài)非門的控制端由控制邏輯電路的U7和控制，高4位碼電路雙向移位寄存器A'、B'的最低位I/O0通過三態(tài)非門與DS7連接，脈沖信號分別接入每個移位寄存器的CP端，在移位寄存器的控制端S1和S0的控制下實現(xiàn)移位計數(shù)，兩個碼輸出寄存器C、C'分別輸出低4位碼和高4位碼。本發(fā)明所設(shè)計的8位制約競爭計數(shù)碼的實現(xiàn)電路能夠?qū)崿F(xiàn)8位制約競爭計數(shù)碼變換。
文檔編號H03M7/14GK102594359SQ20121008504
公開日2012年7月18日 申請日期2012年3月28日 優(yōu)先權(quán)日2012年3月28日
發(fā)明者李冰, 李慶鳳 申請人:東南大學