專利名稱：多相時(shí)鐘發(fā)生器和數(shù)據(jù)傳輸線的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種多相時(shí)鐘發(fā)生器和數(shù)據(jù)傳輸線。
背景技術(shù)：
通常，集成電路具有許多傳輸線，這些傳輸線在集成電路的操作期間在芯片的各個(gè)部分之間傳送信號(hào)。典型地，傳輸線上數(shù)字?jǐn)?shù)據(jù)的轉(zhuǎn)換會(huì)引起電源或接地供給中的噪聲，這會(huì)劣化芯片上信號(hào)的質(zhì)量。由于多條傳輸線和多個(gè)信號(hào)轉(zhuǎn)換狀態(tài)，因此可能會(huì)加重噪聲。例如，該問(wèn)題會(huì)在最近的2. 5D或3D結(jié)構(gòu)中增加，其中，2. 5D或3D結(jié)構(gòu)包括多個(gè)芯片，每一個(gè)芯片都具有使用公共電源或接地供給的許多傳輸線。
針對(duì)生成噪聲所嘗試的一種解決方法是創(chuàng)建更多的電源和接地輸入/輸出(I/O)。然而，更多的電源和接地I/O通常導(dǎo)致面積損失。面積損失對(duì)于大容量數(shù)據(jù)線來(lái)說(shuō)是不可接受的。所嘗試的另一種解決方式是減小與電源和接地供給的電感以減小噪聲。然而，減小電感對(duì)于一些應(yīng)用來(lái)說(shuō)是不可行的，這是因?yàn)槠洳荒軡M足封裝的最小電感的限制，并且制造電感在工藝上來(lái)說(shuō)會(huì)是精細(xì)且昂貴的。因此，本領(lǐng)域需要克服上述問(wèn)題而不存在例如上述所嘗試解決方法的所提出缺點(diǎn)。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種集成電路，包括時(shí)鐘發(fā)生器，生成時(shí)鐘信號(hào)，所述時(shí)鐘信號(hào)中的至少一些與輸入至所述時(shí)鐘發(fā)生器中的輸入時(shí)鐘信號(hào)具有相位差，以及所述時(shí)鐘信號(hào)中的至少一些具有相對(duì)于至少另一個(gè)時(shí)鐘信號(hào)的不同相位差；以及數(shù)據(jù)傳輸線，至少部分地通過(guò)所述時(shí)鐘信號(hào)中的至少一個(gè)來(lái)觸發(fā)所述數(shù)據(jù)傳輸線的每一條。在該集成電路中，所述時(shí)鐘發(fā)生器包括延遲線，每條所述延遲線都連接至所述輸入時(shí)鐘信號(hào)，所述延遲線中的至少一條對(duì)應(yīng)于所述時(shí)鐘信號(hào)中的至少一個(gè)。在該集成電路中，所述延遲線的每一條都具有電連接至鎖相環(huán)(PLL)、延遲鎖定環(huán)(DLL)或它們的組合的輸出。在該集成電路中，所述延遲線的每一條都被配置為基于控制信號(hào)輸出與所述輸入時(shí)鐘信號(hào)相比具有可變相位差的信號(hào)。在該集成電路中，所述延遲線的每一條都包括串聯(lián)連接的延遲單元；以及可控開(kāi)關(guān)，所述可控開(kāi)關(guān)的每一個(gè)都電連接至一個(gè)所述延遲單元的輸出，所述可控開(kāi)關(guān)的輸出電連接在一起。在該集成電路中，所述串聯(lián)連接的延遲單元的每一個(gè)都包括延遲緩沖器。在該集成電路中，所述延遲線的每一條都包括串聯(lián)連接的延遲單元；多路復(fù)用器，具有電連接至所述串聯(lián)連接的延遲單元的輸出的輸入以及具有至少兩個(gè)所選輸出；以及自適應(yīng)緩沖器，每個(gè)所述自適應(yīng)緩沖器都電連接至所述至少兩個(gè)所選輸出中的對(duì)應(yīng)一個(gè)，所述自適應(yīng)緩沖器的輸出電連接在一起。在該集成電路中，還包括數(shù)據(jù)鎖存器，所述數(shù)據(jù)鎖存器的每一個(gè)都具有被所述時(shí)鐘信號(hào)中的對(duì)應(yīng)一個(gè)觸發(fā)的數(shù)據(jù)輸入和數(shù)據(jù)輸出；以及輸出緩沖器，所述輸出緩沖器的每一個(gè)都具有作為所述數(shù)據(jù)鎖存器中的一個(gè)的數(shù)據(jù)輸出的輸入，所述輸出緩沖器的每一個(gè)的輸出都電連接至所述傳輸線中的對(duì)應(yīng)一條。根據(jù)本發(fā)明的另一方面，提供了一種集成電路，包括多相時(shí)鐘發(fā)生器，具有多個(gè)輸出時(shí)鐘信號(hào)，所述多個(gè)輸出時(shí)鐘信號(hào)中的每一個(gè)都具有相對(duì)于輸入時(shí)鐘信號(hào)的延遲，所述輸出時(shí)鐘信號(hào)中的至少一些與至少另一個(gè)輸出時(shí)鐘信號(hào)相比具有不同延遲，所述輸出時(shí)鐘信號(hào)觸發(fā)對(duì)應(yīng)的數(shù)據(jù)傳輸線，所述多相時(shí)鐘發(fā)生器包括可配置延遲線，每一個(gè)都具有所述輸入時(shí)鐘信號(hào)作為輸入；以及延遲鎖定環(huán)(DLL)和/或鎖相環(huán)(PLL)，所述DLL和/或PLL 的每一個(gè)都具有所述可配置延遲線中的一條的輸出來(lái)作為輸入，并且所述DLL和/或PLL的每一個(gè)都輸出所述輸出時(shí)鐘信號(hào)中的一個(gè)。在該集成電路中，所述可配置延遲線的每一條都包括延遲單元，串聯(lián)連接，所述延遲單元具有對(duì)應(yīng)延遲輸出；以及開(kāi)關(guān)，能夠由控制信號(hào)控制，所述控制信號(hào)選擇所述開(kāi)關(guān)中的一個(gè)的輸出節(jié)點(diǎn)作為所述時(shí)鐘信號(hào)中的一個(gè)。在該集成電路中，所述延遲單元的每一個(gè)都包括緩沖器。在該集成電路中，所述可配置延遲線的每一條都包括內(nèi)插器。在該集成電路中，所述可配置延遲線的每一條都包括延遲單元，串聯(lián)連接，所述延遲單元具有對(duì)應(yīng)延遲輸出；N-至-2多路復(fù)用器，具有延遲輸出作為輸入并具有兩個(gè)所選輸出；以及自適應(yīng)緩沖器，每一個(gè)都具有所述兩個(gè)所選輸出中的一個(gè)作為輸入，所述自適應(yīng)緩沖器的輸出電連接在一起。在該集成電路中，所述自適應(yīng)緩沖器的每一個(gè)都包括緩沖器，具有電連接在一起的輸入；以及開(kāi)關(guān)，具有電連接在一起的輸出，每個(gè)開(kāi)關(guān)的輸入都電連接至對(duì)應(yīng)緩沖器的輸出。根據(jù)本發(fā)明的又一方面，提供了一種方法，包括生成多個(gè)相移時(shí)鐘信號(hào)，所述相移時(shí)鐘信號(hào)的每一個(gè)都相對(duì)于其他相移時(shí)鐘信號(hào)具有不同的相移；基于所述相移時(shí)鐘信號(hào)觸發(fā)觸發(fā)器；以及將來(lái)自所述觸發(fā)器的數(shù)據(jù)信號(hào)輸出到傳輸線上。在該方法中，生成相移時(shí)鐘信號(hào)包括配置延遲線，以基于控制信號(hào)為所述相移時(shí)鐘信號(hào)提供延遲。在該方法中，生成所述相移時(shí)鐘信號(hào)包括通過(guò)延遲線傳送時(shí)鐘信號(hào)，所述延遲線的每一條都提供可變延遲。在該方法中，通過(guò)在串聯(lián)連接的延遲單元的輸出之間切換延遲線的輸出來(lái)提供所述可變延遲的每一個(gè)。在該方法中，通過(guò)選擇串聯(lián)連接的延遲單元的輸出并確定所選輸出之間或大于所述所選輸出的所述可變延遲來(lái)提供所述可變延遲的每一個(gè)。在該方法中，還包括在所述數(shù)據(jù)信號(hào)被輸出到所述傳輸線上之前，緩沖來(lái)自所述觸發(fā)器的所述數(shù)據(jù)信號(hào)。


為了更加完整地理解本發(fā)明的實(shí)施例及其優(yōu)點(diǎn)，現(xiàn)在結(jié)合附圖進(jìn)行以下描述，其中圖I是根據(jù)實(shí)施例的包括具有數(shù)據(jù)傳輸線的多相時(shí)鐘發(fā)生器的系統(tǒng)；圖2是根據(jù)實(shí)施例的多相時(shí)鐘發(fā)生器的實(shí)例；圖3是根據(jù)實(shí)施例的具有可配置延遲的延遲線的第一實(shí)例；圖4是根據(jù)實(shí)施例的具有可配置延遲的延遲線的第二實(shí)例；以及圖5是根據(jù)實(shí)施例的自適應(yīng)緩沖器的實(shí)例。
具體實(shí)施方式
以下詳細(xì)討論本發(fā)明實(shí)施例的制造和用法。然而，應(yīng)該理解，本公開(kāi)提供了許多可以在各種特定環(huán)境下具體化的可應(yīng)用新概念。所討論的具體實(shí)施例僅僅示出了制造和使用所公開(kāi)概念的特定方式，而不用于限制。在特定語(yǔ)境(即，在集成電路中包括數(shù)據(jù)傳輸線的系統(tǒng))中描述了實(shí)施例。應(yīng)該注意，傳輸線可以包括導(dǎo)線、傳輸總線等，和/或它們的組合。然而，本公開(kāi)還可以應(yīng)用于任何集成電路結(jié)構(gòu)，諸如單芯片封裝、2. 5D封裝或3D封裝。圖I是根據(jù)實(shí)施例的具有數(shù)據(jù)傳輸線18-1、18_2和18-n的多相時(shí)鐘發(fā)生器12的系統(tǒng)10。多相時(shí)鐘發(fā)生器12接收輸入時(shí)鐘信號(hào)CLK和j位控制信號(hào)CNTL，并生成多相時(shí)鐘信號(hào)，諸如時(shí)鐘信號(hào)CLK-l、CLK-2至CLK-n其中，n是所生成時(shí)鐘信號(hào)的數(shù)量。所生成的時(shí)鐘信號(hào)CLK-I至CLK-n的每一個(gè)通常都具有與輸入的時(shí)鐘信號(hào)CLK不同的相位或者具有與輸入的時(shí)鐘信號(hào)CLK不同的延遲傳播,然而,所生成的時(shí)鐘信號(hào)CLK-I至CLK-n中的一些可以具有與輸入的時(shí)鐘信號(hào)CLK相同的相位或延遲。如本領(lǐng)域已知的，相位差通常是指函數(shù)或信號(hào)相對(duì)于另一函數(shù)或信號(hào)的角度差，以及延遲通常是指函數(shù)或信號(hào)相對(duì)于另一函數(shù)或信號(hào)的定時(shí)差。所生成的時(shí)鐘信號(hào)CLK-I至CLK-n的每一個(gè)都驅(qū)動(dòng)對(duì)應(yīng)的一個(gè)數(shù)據(jù)鎖存器14-1、14-2至14-n，其中，數(shù)據(jù)鎖存器還可以為任意觸發(fā)器。數(shù)據(jù)鎖存器14-1至14_n中的每一個(gè)都具有沿著對(duì)應(yīng)的傳輸線18-1至18-n所傳輸?shù)膶?duì)應(yīng)數(shù)據(jù)輸入D-I、D-2至D_n。數(shù)據(jù)鎖存器14-1至14-n中每一個(gè)的輸出是對(duì)應(yīng)緩沖器16-1、16-2至16_n的輸入。對(duì)應(yīng)緩沖器16-1至16-n的每一個(gè)點(diǎn)都連接在電源VDD和地VSS之間，并且緩沖器16_1至16_n的每一個(gè)都用作用于沿著對(duì)應(yīng)的數(shù)據(jù)傳輸線18-1至18-n傳輸數(shù)據(jù)信號(hào)的低阻抗驅(qū)動(dòng)器。圖2不出了根據(jù)實(shí)施例的多相時(shí)鐘發(fā)生器12的實(shí)例。輸入時(shí)鐘信號(hào)CLK被輸入至延遲線30-1、30-2至30-n中的每一條。延遲線30_1至30_n中的每一條通常將輸入時(shí)鐘信號(hào)CLK延遲一些量，然而延遲線30-1至30-n中的一條或多條可以不延遲輸入時(shí)鐘信號(hào)CLK。如以下進(jìn)一步所詳細(xì)示出的，延遲線30-1至30-n可以分別具有固定的延遲，或者可以具有基于控制信號(hào)CLK的一些位的可配置延遲。每條延遲線30-1至30-n的輸出是對(duì)應(yīng)的延遲鎖定環(huán)(DLL)或鎖相環(huán)(PLL) 32-1、32-2至32-n (諸如抗扭斜DLL或PLL)的輸入。DLL/PLL 32-1至32-n輸出所生成的時(shí)鐘信號(hào)CLK-I至CLK-n中的對(duì)應(yīng)一個(gè)。DLL或PLL的結(jié)構(gòu)在本領(lǐng)域中是已知的。PLL通常用于生成具有“鎖”相或與輸入信號(hào)匹配的輸出信號(hào)。類似地，DLL通常用于生成具有與輸入信號(hào)鎖定的延遲的輸出信號(hào)。
控制信號(hào)CNTL可以為任意位寬(諸如j位)，并且可以根據(jù)實(shí)施例而變化。值得注意的是，盡管各種位的控制信號(hào)CNTL被示出為直接輸入至延遲線30-1至30-n，但控制信號(hào)還可以輸入至中間控制邏輯，其具有來(lái)自輸入至延遲線30-1至30-n的控制邏輯的輸出。本領(lǐng)域的技術(shù)人員基于本文所描述的實(shí)施例容易地理解控制邏輯的可能結(jié)構(gòu)。圖3示出了具有可配置延遲的延遲線30'的第一實(shí)例。輸入時(shí)鐘信號(hào)CLK被輸入至串聯(lián)連接的N個(gè)延遲單元,其具有所示出的延遲單元40、42、44和46。在該實(shí)施例中，延遲單元40、42、44和46的每一個(gè)都是緩沖器，諸如兩個(gè)串聯(lián)連接的反相器，其對(duì)輸入至緩沖器的信號(hào)施加延遲ATn。例如，用于對(duì)應(yīng)延遲單元40、42、44和46的延遲ATI、AT2、AT3和ATn可以根據(jù)設(shè)計(jì)選擇相同或不同。延遲單元40、42、44和46的每一個(gè)的輸出都連接至對(duì)應(yīng)的開(kāi)關(guān)50、52、54和56，該開(kāi)關(guān)50、52、54和56被輸入至延遲線30’的控制信號(hào)CNTL的各位的對(duì)應(yīng)位CNTLl' -UCNTLl' -2、CNTLl' -3和CNTLl' _k所控制。開(kāi)關(guān)50、52、54和56具有一起連接至延遲信號(hào)DELAY的輸出節(jié)點(diǎn)。在該配置中，當(dāng)開(kāi)關(guān)50、52、54和56中的一個(gè)閉合時(shí)，其他開(kāi)關(guān)保持打開(kāi)，使得延遲信號(hào)DELAY具有相對(duì)于與延遲單元(在傳送通過(guò)閉合開(kāi)關(guān)之前傳播延遲)的數(shù)量相對(duì)應(yīng)的時(shí)鐘信號(hào)CLK的延遲，并輸出為延遲信號(hào)DELAY。例如，如果開(kāi)關(guān)52閉合且開(kāi)關(guān)50、54和56打開(kāi)，則延遲信號(hào)DELAY具有與有 延遲單元40和42引起的延遲相對(duì)應(yīng)的2 AT的延遲。圖4示出了具有可配置延遲的延遲線30"的第二實(shí)例，諸如示例性內(nèi)插器。輸入時(shí)鐘信號(hào)CLK被輸入至串聯(lián)連接的N個(gè)延遲單元，其具有所示出的延遲單元60、62、64和66。圖4中的延遲單元可以與圖3中的延遲單元相同或類似。延遲單元60、62、64和66的每一個(gè)的輸出都輸入至N-至-2多路復(fù)用器70。多路復(fù)用器70輸出基于控制信號(hào)CNTLl "所選擇的兩個(gè)延遲信號(hào)，其中，控制信號(hào)CNTLl "是輸入至延遲線30"的控制信號(hào)CNTL中的位。多路復(fù)用器70的輸出被輸入至對(duì)應(yīng)的自適應(yīng)緩沖器72和74(如圖5所示)?；谳斎胫磷赃m應(yīng)緩沖器72和74的對(duì)應(yīng)控制信號(hào)CNTL2和CNTL3 (它們均為控制信號(hào)CNTL中的位)，自適應(yīng)緩沖器72和74連接至一起以輸出延遲信號(hào)DELAY。延遲信號(hào)DELAY的延遲具有與從多路復(fù)用器70輸出的兩個(gè)信號(hào)的延遲之間的延遲相對(duì)應(yīng)的延遲。例如，如果通過(guò)多路復(fù)用器70來(lái)輸出具有延遲A T的延遲單元60的輸出和具有延遲2 A T的延遲單元62的輸出，則延遲信號(hào)DELAY可具有AT和2 AT之間的延遲。圖5示出了圖4的延遲線30"的自適應(yīng)緩沖器72/74。自適應(yīng)緩沖器72/74包括緩沖器80、82和84。緩沖器80、82和84的每一個(gè)都具有例如來(lái)自圖4中的多路復(fù)用器70的一個(gè)輸出的輸入信號(hào)IN。緩沖器80、82和84的每一個(gè)都連接至對(duì)應(yīng)的開(kāi)關(guān)86、88和90，其中，通過(guò)控制信號(hào)CNTL-l、CNTL-2、CNTL-m(它們均是如圖4所示CNTL2和CNTL3中的位)的對(duì)應(yīng)位來(lái)控制開(kāi)關(guān)86、88和90的每一個(gè)。開(kāi)關(guān)86、88和90連接至一起并輸出輸出信號(hào)0UT，其可以連接至其他自適應(yīng)緩沖器的輸出信號(hào)OUT以輸出圖4的延遲信號(hào)DELAY。參照?qǐng)D4和圖5，控制信號(hào)CNTL2和CNTL3的位提供加權(quán)以確定由內(nèi)插器輸出的延遲信號(hào)DELAY的延遲。例如，如果控制信號(hào)CNTL2具有對(duì)遠(yuǎn)遠(yuǎn)多于控制信號(hào)CNTL3的位的驅(qū)動(dòng)強(qiáng)度進(jìn)行加權(quán)的位，則延遲信號(hào)DELAY將具有與輸入至自適應(yīng)緩沖器74的信號(hào)的延遲相比更接近輸入至自適應(yīng)緩沖器72的信號(hào)的延遲的延遲。例如，如果控制信號(hào)CNTL3具有對(duì)遠(yuǎn)遠(yuǎn)多于控制信號(hào)CNTL2的位的驅(qū)動(dòng)強(qiáng)度進(jìn)行加權(quán)的位，則延遲信號(hào)DELAY將具有與輸入至自適應(yīng)緩沖器72的信號(hào)的延遲相比更接近輸入至自適應(yīng)緩沖器74的信號(hào)的延遲的延遲。此外，如果控制信號(hào)CNTL2和CNTL3被均等加權(quán)，則延遲信號(hào)DELAY通常將具有接近于輸入至對(duì)應(yīng)的自適應(yīng)緩沖器72和74的延遲差的一半加上具有最小延遲的信號(hào)的延遲。例如，如果具有延遲A T和2 A T的信號(hào)分別被輸入至對(duì)應(yīng)的自適應(yīng)緩沖器72和74，則控制信號(hào)被均等加權(quán)，延遲信號(hào)DELAY的延遲通常將為A T+l/2 (2 A T- A T)。本領(lǐng)域普通技術(shù)人員應(yīng)該容易地理解控制信號(hào)CNTL2和CNTL3的不同加權(quán)以獲得各種延遲并實(shí)現(xiàn)等效電路，該不同加權(quán)和等效電路均為本發(fā)明實(shí)施例所能預(yù)期。諸如圖I至圖4所示的實(shí)施例可以生成具有不同相位的時(shí)鐘信號(hào)。不同的相位可以為延遲(諸如上述AT)的整數(shù)倍，或者可以為任何生成的差。然后，時(shí)鐘信號(hào)可以驅(qū)動(dòng)其中具有數(shù)據(jù)輸入的對(duì)應(yīng)數(shù)據(jù)鎖存器。數(shù)據(jù)鎖存器的輸出沿著例如橫跨半導(dǎo)體芯片的對(duì)應(yīng)傳輸線來(lái)傳輸。通過(guò)使時(shí)鐘信號(hào)具有不同的相位，傳輸線上的數(shù)據(jù)轉(zhuǎn)移可以以異步時(shí)序發(fā)生。轉(zhuǎn)移的異步時(shí)序會(huì)導(dǎo)致在單個(gè)瞬間發(fā)生較少的轉(zhuǎn)移，由此與僅適用單個(gè)時(shí)鐘相比會(huì)減小由同步切換輸出生成的電源或接地面上的噪聲量。此外，對(duì)于低擺幅傳輸可以增加定時(shí) 容限，并且傳輸信號(hào)的功耗可以由于偏移的時(shí)間間隔而減小。一個(gè)實(shí)施例是集成電路。該集成電路包括時(shí)鐘發(fā)生器和數(shù)據(jù)傳輸線。時(shí)鐘發(fā)生器生成時(shí)鐘信號(hào)。至少一些時(shí)鐘信號(hào)與輸入至?xí)r鐘發(fā)生器中的輸入時(shí)鐘信號(hào)具有相位差，以及至少一些時(shí)鐘信號(hào)具有相對(duì)于至少另一個(gè)時(shí)鐘信號(hào)的不同相位差。至少部分地通過(guò)至少一個(gè)時(shí)鐘信號(hào)來(lái)觸發(fā)每條數(shù)據(jù)傳輸線。另一個(gè)實(shí)施例是集成電路。該集成電路包括多相時(shí)鐘發(fā)生器，其中，多相時(shí)鐘發(fā)生器包括可配置延遲以及延遲鎖定環(huán)(DLL)和/或鎖相環(huán)(PLL)。多相時(shí)鐘發(fā)生器具有多個(gè)輸出時(shí)鐘信號(hào)。多個(gè)輸出時(shí)鐘信號(hào)的每一個(gè)都具有相對(duì)于輸入時(shí)鐘信號(hào)的延遲，并且至少一些輸出時(shí)鐘信號(hào)與至少另一個(gè)輸出時(shí)鐘信號(hào)相比具有不同延遲。輸出時(shí)鐘信號(hào)觸發(fā)對(duì)應(yīng)的輸出傳輸線?？膳渲醚舆t線的每一個(gè)都具有輸入時(shí)鐘信號(hào)來(lái)作為輸入。DLL和/或PLL的每一個(gè)都具有可配置延遲線中的一條的輸出來(lái)作為輸入，并且DLL和/或PLL的每一個(gè)都輸出輸出時(shí)鐘信號(hào)中的一個(gè)。又一實(shí)施例為一種方法，包括生成多個(gè)相移時(shí)鐘信號(hào)；基于相移時(shí)鐘信號(hào)觸發(fā)觸發(fā)器；以及將來(lái)自觸發(fā)器的數(shù)據(jù)信號(hào)輸出到傳輸線上。相移時(shí)鐘信號(hào)的每一個(gè)都具有相對(duì)于其他相移時(shí)鐘信號(hào)的不同相移。盡管已經(jīng)詳細(xì)描述了本發(fā)明的實(shí)施例及其優(yōu)點(diǎn)，但應(yīng)該理解，在不背離由所附權(quán)利要求限定的本公開(kāi)的精神和范圍的情況下，可以進(jìn)行各種改變、替換和修改。例如，圖I至圖4中的輸入時(shí)鐘信號(hào)CLK可用于驅(qū)動(dòng)數(shù)據(jù)鎖存器，該數(shù)據(jù)鎖存器用于與驅(qū)動(dòng)另一數(shù)據(jù)鎖存器的至少一個(gè)其他相移時(shí)鐘信號(hào)一起沿著傳輸線進(jìn)行數(shù)據(jù)傳輸。此外，輸入時(shí)鐘信號(hào)CLK可被直接傳送至數(shù)據(jù)鎖存器，或者可以通過(guò)延遲線傳送，諸如通過(guò)連接至延遲線的輸入的開(kāi)關(guān)來(lái)傳送。此外，可以在本領(lǐng)域技術(shù)人員的知識(shí)范圍內(nèi)使用和考慮延遲線的許多其他結(jié)構(gòu)而不需要過(guò)多實(shí)驗(yàn)。此外，每條延遲線都可以諸如通過(guò)具有與期望的相移相對(duì)應(yīng)的串聯(lián)延遲單元的數(shù)量來(lái)具有固定的非可配置延遲。例如，如果期望2 A T相移，則只有兩個(gè)延遲單元可被串聯(lián)，以使延遲信號(hào)具有期望的相移。上述附圖用虛線示出了如何在實(shí)施例中考慮附圖的更多或更少的部件。此外，實(shí)施例考慮可以在各種部件中使用控制邏輯。如上所討論的，多相時(shí)鐘發(fā)生器12可具有中間控制邏輯。此外，每條延遲線都可以具有控制邏輯，其可以與其他延遲線相同或不同，使得對(duì)應(yīng)的控制信號(hào)可被輸入至控制邏輯，并且控制邏輯的輸出可以控制對(duì)應(yīng)的部件。在本領(lǐng)域普通技術(shù)人員的技能和知識(shí)的范圍內(nèi)考慮這些結(jié)構(gòu)。此外，本申請(qǐng)的范圍不限于說(shuō)明書中描述的處理、機(jī)器、制造、物質(zhì)組成、裝置、方法和步驟的特定實(shí)施例。如本領(lǐng)域的技術(shù)人員可以從本發(fā)明實(shí)施例的公開(kāi)所容易理解的，可以根據(jù)本公開(kāi)利用現(xiàn)有或稍后開(kāi)發(fā)的執(zhí)行與本文所描述對(duì)應(yīng)實(shí)施例基本相同的功能并實(shí)現(xiàn)基本相同結(jié)果的處理、機(jī)器、制造、物質(zhì)組成、裝置、方法或步驟。因此，所附權(quán)利要求用于在它們的范圍內(nèi)包括這些處理、機(jī)器、 制造、物質(zhì)組成、裝置、方法或步驟。
權(quán)利要求
1.一種集成電路，包括 時(shí)鐘發(fā)生器，生成時(shí)鐘信號(hào)，所述時(shí)鐘信號(hào)中的至少一些與輸入至所述時(shí)鐘發(fā)生器中的輸入時(shí)鐘信號(hào)具有相位差，以及所述時(shí)鐘信號(hào)中的至少一些具有相對(duì)于至少另一個(gè)時(shí)鐘信號(hào)的不同相位差；以及 數(shù)據(jù)傳輸線，至少部分地通過(guò)所述時(shí)鐘信號(hào)中的至少一個(gè)來(lái)觸發(fā)所述數(shù)據(jù)傳輸線的每一條。
2.根據(jù)權(quán)利要求I所述的集成電路，其中，所述時(shí)鐘發(fā)生器包括延遲線，每條所述延遲線都連接至所述輸入時(shí)鐘信號(hào)，所述延遲線中的至少一條對(duì)應(yīng)于所述時(shí)鐘信號(hào)中的至少一個(gè)。
3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述延遲線的每一條都具有電連接至鎖相 環(huán)(PLL)、延遲鎖定環(huán)(DLL)或它們的組合的輸出，和/或 其中，所述延遲線的每一條都被配置為基于控制信號(hào)輸出與所述輸入時(shí)鐘信號(hào)相比具有可變相位差的信號(hào)，和/或 其中，所述延遲線的每一條都包括 串聯(lián)連接的延遲單元；以及 可控開(kāi)關(guān)，所述可控開(kāi)關(guān)的每一個(gè)都電連接至一個(gè)所述延遲單元的輸出，所述可控開(kāi)關(guān)的輸出電連接在一起。
4.根據(jù)權(quán)利要求2所述的集成電路，其中，所述延遲線的每一條都包括 串聯(lián)連接的延遲單元； 多路復(fù)用器，具有電連接至所述串聯(lián)連接的延遲單元的輸出的輸入以及具有至少兩個(gè)所選輸出；以及 自適應(yīng)緩沖器，每個(gè)所述自適應(yīng)緩沖器都電連接至所述至少兩個(gè)所選輸出中的對(duì)應(yīng)一個(gè)，所述自適應(yīng)緩沖器的輸出電連接在一起。
5.根據(jù)權(quán)利要求I所述的集成電路，還包括 數(shù)據(jù)鎖存器，所述數(shù)據(jù)鎖存器的每一個(gè)都具有被所述時(shí)鐘信號(hào)中的對(duì)應(yīng)一個(gè)觸發(fā)的數(shù)據(jù)輸入和數(shù)據(jù)輸出；以及 輸出緩沖器，所述輸出緩沖器的每一個(gè)都具有作為所述數(shù)據(jù)鎖存器中的一個(gè)的數(shù)據(jù)輸出的輸入，所述輸出緩沖器的每一個(gè)的輸出都電連接至所述傳輸線中的對(duì)應(yīng)一條。
6.一種集成電路，包括 多相時(shí)鐘發(fā)生器，具有多個(gè)輸出時(shí)鐘信號(hào)，所述多個(gè)輸出時(shí)鐘信號(hào)中的每一個(gè)都具有相對(duì)于輸入時(shí)鐘信號(hào)的延遲，所述輸出時(shí)鐘信號(hào)中的至少一些與至少另一個(gè)輸出時(shí)鐘信號(hào)相比具有不同延遲，所述輸出時(shí)鐘信號(hào)觸發(fā)對(duì)應(yīng)的數(shù)據(jù)傳輸線，所述多相時(shí)鐘發(fā)生器包括 可配置延遲線，每一個(gè)都具有所述輸入時(shí)鐘信號(hào)作為輸入；以及延遲鎖定環(huán)(DLL)和/或鎖相環(huán)(PLL)，所述DLL和/或PLL的每一個(gè)都具有所述可配置延遲線中的一條的輸出來(lái)作為輸入，并且所述DLL和/或PLL的每一個(gè)都輸出所述輸出時(shí)鐘信號(hào)中的一個(gè)。
7.根據(jù)權(quán)利要求6所述的集成電路，其中，所述可配置延遲線的每一條都包括 延遲單元，串聯(lián)連接，所述延遲單元具有對(duì)應(yīng)延遲輸出；以及開(kāi)關(guān)，能夠由控制信號(hào)控制，所述控制信號(hào)選擇所述開(kāi)關(guān)中的一個(gè)的輸出節(jié)點(diǎn)作為所述時(shí)鐘信號(hào)中的一個(gè)，和/或 其中，所述延遲單元的每一個(gè)都包括緩沖器， 其中，所述可配置延遲線的每一條都包括內(nèi)插器，和/或 其中，所述可配置延遲線的每一條都包括 延遲單元，串聯(lián)連接,所述延遲單元具有對(duì)應(yīng)延遲輸出； N-至-2多路復(fù)用器，具有延遲輸出作為輸入并具有兩個(gè)所選輸出；以及自適應(yīng)緩沖器，每一個(gè)都具有所述兩個(gè)所選輸出中的一個(gè)作為輸入，所述自適應(yīng)緩沖器的輸出電連接在一起，和/或 所述自適應(yīng)緩沖器的每一個(gè)都包括 緩沖器，具有電連接在一起的輸入；以及 開(kāi)關(guān)，具有電連接在一起的輸出，每個(gè)開(kāi)關(guān)的輸入都電連接至對(duì)應(yīng)緩沖器的輸出。
8.一種方法，包括 生成多個(gè)相移時(shí)鐘信號(hào)，所述相移時(shí)鐘信號(hào)的每一個(gè)都相對(duì)于其他相移時(shí)鐘信號(hào)具有不同的相移； 基于所述相移時(shí)鐘信號(hào)觸發(fā)觸發(fā)器；以及 將來(lái)自所述觸發(fā)器的數(shù)據(jù)信號(hào)輸出到傳輸線上。
9.根據(jù)權(quán)利要求8所述的方法，其中，生成相移時(shí)鐘信號(hào)包括配置延遲線，以基于控制信號(hào)為所述相移時(shí)鐘信號(hào)提供延遲，和/或 其中，生成所述相移時(shí)鐘信號(hào)包括通過(guò)延遲線傳送時(shí)鐘信號(hào)，所述延遲線的每一條都提供可變延遲，和/或 通過(guò)在串聯(lián)連接的延遲單元的輸出之間切換延遲線的輸出來(lái)提供所述可變延遲的每一個(gè)，和/或 其中，生成所述相移時(shí)鐘信號(hào)包括通過(guò)延遲線傳送時(shí)鐘信號(hào)，所述延遲線的每一條都提供可變延遲，和/或 通過(guò)選擇串聯(lián)連接的延遲單元的輸出并確定所選輸出之間或大于所述所選輸出的所述可變延遲來(lái)提供所述可變延遲的每一個(gè)。
10.根據(jù)權(quán)利要求8所述的方法，還包括在所述數(shù)據(jù)信號(hào)被輸出到所述傳輸線上之前，緩沖來(lái)自所述觸發(fā)器的所述數(shù)據(jù)信號(hào)。
全文摘要
一個(gè)實(shí)施例是集成電路。該集成電路包括時(shí)鐘發(fā)生器和數(shù)據(jù)傳輸線。時(shí)鐘發(fā)生器生成時(shí)鐘信號(hào)。至少一些時(shí)鐘信號(hào)與輸入至?xí)r鐘發(fā)生器中的輸入時(shí)鐘信號(hào)具有相位差，以及至少一些時(shí)鐘信號(hào)具有相對(duì)于至少另一個(gè)時(shí)鐘信號(hào)的不同相位差。至少部分地通過(guò)至少一個(gè)時(shí)鐘信號(hào)來(lái)觸發(fā)每條數(shù)據(jù)傳輸線。本發(fā)明還提供了一種多相時(shí)鐘發(fā)生器和數(shù)據(jù)傳輸線。
文檔編號(hào)H03K5/135GK102751967SQ20111042404
公開(kāi)日2012年10月24日 申請(qǐng)日期2011年12月13日 優(yōu)先權(quán)日2011年4月18日
發(fā)明者張智賢, 彭永州, 苑敏學(xué) 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司