專利名稱：數字鎖相回路系統(tǒng)及方法
技術領域：
本揭示發(fā)明是關于控制具有頻率和相位的輸出信號，該頻率和相位精確地相關于輸入“參考”信號的頻率和相位，詳言之，是關于鎖相回路(phase locked loop,PLL)控制。
背景技術：
PLL控制電路廣泛地使用于無線電、電訊、計算機、和其它的電子設備。他們可以產生穩(wěn)定的頻率，從充滿噪聲的通訊頻道提取信號，或者分布時鐘計時脈波于譬如微處理器的數字邏輯設計中。傳統(tǒng)上，PLL電路是模擬區(qū)塊，包含了電壓控制振蕩器(VC0)、相位和頻率檢測器(PFD)、電荷泵、低通濾波器(LPF)、和回授路徑的基本組件。然而，此種PLL電路包括多個電容器，其需要相當大的芯片面積。此外，此等電路對電力噪聲非常敏感。最近，PLL電路設計已發(fā)展至更多使用數字控制。第一代數位PLL使用一個外部高 頻時鐘以取樣參考時鐘，然后通過依照需求除以或乘上某數而產生輸出時鐘。具有由此種PLL電路所需精確度的外部時鐘的頻率關于其應用可以容納高頻參考時鐘信號的取樣率的能力而受到限制。當此設計僅能夠使用于低頻設備時，則購買了模擬和數字組件的混并物。用這種方式，芯片面積未曾明顯地減少，而性能卻是顯著地降低。因此需要有一種不受現有PLL結構限制的數字PLL電路。譬如高度需要有高DCO頻率范圍、長期抖動控制、低功率消耗、低鎖存時間的性能能力。此種數字PLL電路將擁有小芯片面積和體現良好的性能。

發(fā)明內容
通過使用包括數字控制環(huán)形振蕩器的鎖相回路控制系統(tǒng)而實踐(至少部分)上述說明的需要，該數字控制環(huán)形振蕩器通過使用數字相位和頻率檢測器反應于振蕩器輸出與參考時鐘相關信號的比較而受到控制。可以透過結合改變耦接至回路的延遲單元數目和負載于該等單元的數量而調整環(huán)形振蕩器頻率?？梢杂诟鲿r鐘循環(huán)期間通過選擇性地控制振蕩器負載而獲得相位調整，從而提供了非常精確的調諧振蕩器輸出頻率。于一個實施例中，基本環(huán)形振蕩器電路由與非門(NAND gate)制成，由此使得振蕩器輸出可能于短時間被重設，并因此減輕于輸出時鐘中任何漂移的效果。


各種范例實施例由實例的方式，而不由限制的方式例示，于所附圖中，其中相同的組件符號有關相似的組件，于各圖中圖I為依照本揭示發(fā)明的一個實施例的PLL系統(tǒng)的方塊圖；圖2為用于圖I的PLL系統(tǒng)的范例數字控制振蕩器的示意圖；圖3A和3B分別為范例逆變頻環(huán)形振蕩器架構和范例NAND環(huán)形振蕩器架構的邏輯單元圖；圖4為表現于圖I中的數字相位和頻率檢測器的方塊圖5為用來設定表現于圖I和2中的控制信號的邏輯數據流表；圖6為體現PLL操作的波形圖；圖7A和7B為當PLL是在鎖存操作時表現抖動控制的波形圖；圖8為于圖4中表示為“postc產生器”的移位postc產生器的示意圖；以及圖9為于各種操作狀況顯示DCO輸出時鐘頻率范圍的圖形表示。
具體實施例方式一種數字控制振蕩器通過使用數字相位和頻率檢測器反應于振蕩器輸出與參考時鐘相關信號的比較而受到控制。計數振蕩器輸出的循環(huán)率，于預定數目的循環(huán)后重設該 計數，并且該重設頻率與該參考時鐘相關信號作比較。輸入除法器可以耦接至參考時鐘輸入，用來將該參考時鐘信號除以多個預先設定除率的其中一個。輸出除法器可以耦接至該振蕩器輸出，用來將該振蕩器輸出信號除以多個預先設定除率的其中一個。各除法器可以具有控制輸入用來選擇各自的除率。該數字控制振蕩器包括多個邏輯單元。第一組的邏輯延遲單元提供相對大的信號延遲；第二組的邏輯延遲單元提供相對小的延遲。此環(huán)形振蕩器的基本延遲單元包括與非門，該與非門可以在非常短的脈波中完全重設DC0。具有控制輸入的邏輯負載組件包含于該振蕩器中，用來微調該振蕩器輸出。數字相位和頻率檢測器包括控制信號產生器，該控制信號產生器能夠產生多個二進制控制信號分別輸出至該振蕩器的多個邏輯單元。該控制信號產生器反應于該除得的參考時鐘信號。第一比較器輸入耦接至該輸入除法器，第二比較器輸入耦接至該計數器，而比較器的入輸出耦接控制信號產生器。移位產生器的第一輸入耦接至該輸入除法器，而移位產生器的第二輸入耦接至該比較器輸出。移位產生器施加額外的控制信號至振蕩器。移位產生器可以包括多個串聯連接的正反器，各正反器具有輸出耦接以反應于振蕩器的各自控制輸入。數字相位和頻率檢測器另包括異步循環(huán)控制產生器，具有一個輸入耦接至振蕩器輸出和另一個輸入耦接至除得的參考時鐘信號。固定控制信號產生器二進制輸出控制信號以捕獲參考時鐘信號的頻率，而異步循環(huán)控制產生器反應于相關于除得的參考信號的振蕩器輸出信號。最初，于比較除得的參考時鐘信號與振蕩器回授期間可以實施二進制搜尋，以決定用于邏輯延遲單元和邏輯負載組件的各種二進制控制信號的狀態(tài)。這些二進制控制信號調整振蕩器輸出的頻率和相位。計數振蕩器輸出信號的循環(huán)，于預定數目的循環(huán)后重設循環(huán)數。于各重設計數比較振蕩器輸出與除得的參考時鐘信號。鎖檢測器反應于輸入除法器和輸出除法器的除率以產生鎖住輸出信號。如果已檢測到輸入除法器和輸出除法器其中任一者的除率改變，則解鎖產生器將輸出重設信號重新起始二進制搜尋。于圖I方塊圖中所示的PLL系統(tǒng)接收參考時鐘輸入信號“clkin”并且產生輸出信號“clkout”。PLL電路包括純粹由邏輯組件組成，而沒有電容器、電阻器、或其它模擬組件的模塊。除法器12接收輸入時鐘信號“clkin”并且用2DR除其頻率以產生具有50%任務周期的輸出時鐘信號“clkout”。于圖I中，當設定輸入DR時，該DR的值可以于I至15之間改變。輸出時鐘信號“clkout”耦接至數字相位和頻率檢測器(DPFD) 14的輸入，DPFD 14產生二進制控制信號，該二進制控制信號由數字控制振蕩器(DCO) 16接收?？梢允褂靡暻闆r需要選擇使用的輸出時鐘除法器18以接收DCO輸出信號“dCo_out”并且產生具有較低頻率的輸出時鐘信號?？梢酝ㄟ^輸入DP設定輸出除法器值,例如于1、2、4、8。計數器20的輸入耦接至DCO 16的輸出。計數器20的輸出“clkf”施加至DPFD 14。DCO輸出信號“dco_out”亦耦接至DPFD 14的另一個輸入。除法器12亦產生輸出致能DCO輸出信號“dCo_out”信號“Dco_en”，該信號“Dco_en”被用來重設DCO和計數器(F)于各clk2i■循環(huán)的開始。于操作期間，通過比較clk2r信號與來自計數器20的clkf輸出信號，DPFD 14將檢測DCO輸出時鐘頻率dco_out是否高于或低于期望值。若DCO輸出時鐘信號dco_out不在可接受的范圍內，則DPFD 14產生數字控制信號c、asc、和postc，該等信號用來增加或減少DCO輸出時鐘頻率?？刂菩盘朇、asc、和postc是在二進制數目的形式。于圖I的范例實施例中，c由14個二進制字符c[O]至c[13]組成,asc由單一二進制字符組成,而postc具有 6 個字符 postcO 至 postc5。DCO 數字控制振蕩器(Digital Control Oscillator),根據c、asc、和postc的值而數字方式改變環(huán)形振蕩器的延遲的一種環(huán)形振蕩器，可以調整DCO輸出時鐘頻率。
當輸入信號“pll_en”轉為高時，圖I中的PLL系統(tǒng)將開始振蕩。除法器12用2DR除輸入時鐘信號clkin以產生具有50%任務周期時鐘的輸出時鐘信號clk2r。時鐘信號clk2r被送到DPFD 14。由除法器12產生的信號dco en信號為非常小的脈波(例如，約200ps)，其僅發(fā)生于clk2r的上升緣之前。dc0_en信號被用來于每一個clk2r循環(huán)的開始重設DCO 16和計數器20。DCO輸出dc0_0ut為高頻信號，其被用作為計數器20的時鐘。計數器20將于每一個clk2r循環(huán)的開始處從O開始計數。當計數到達DF[7:0]時,計數器的輸出clkf將轉至高。DF[7:0]為8字符用戶定義二進制數。如圖6中所示，來自除法器12的輸出信號dco_en重設clkf至低于clk2r的上升緣。于“clk2r”的各下降緣，DPFD 14將檢測clkf是否為高或低。若clkf為高，則此意味著DCO輸出時鐘頻率高于期望值。若clkf為低，則此意味著DCO輸出時鐘頻率低于期望值。若DCO輸出時鐘信號高于或低于期望值，則DPFD 14將因此調整數字控制位c [13:0]、asc、和postc [5:0]，如此將使得DCO輸出頻率改變，直到于某clk2r循環(huán)clk2r下降緣和clkf上升緣完全匹配為止。于那狀況，DCO輸出時鐘dco_out頻率將等于DF/DR乘上clkin的頻率。輸出除法器18時鐘“pll_clk”的頻率將等于“clkin”的頻率的(DF/DR)/2DP倍。通過多任務器22產生PLL輸出“clkout”。使用“旁通”信號控制多任務器22以選擇是否提供其pll_clk輸入或其clkin輸入作為PLL輸出clkout信號。圖2為可以使用于圖I的PLL電路的DCO 16的詳細示意圖。DCO 16為環(huán)形振蕩器用來產生頻率可調整輸出時鐘。雖然此DCO完全由邏輯單元組成，但是其被設計調諧一些晶體管參數。一般而言，可以通過選擇將包含于環(huán)形振蕩器中延遲單元的數目和改變延遲單元負載的量而調諧DCO的頻率。此種設計使得可能獲得較寬的頻率范圍和較佳的分辨率。使用來自c控制信號的C[13:10]的值，以改變包含于環(huán)形振蕩器中延遲單元的數目，同時使用來自c控制信號的C[9:0]的值，以改變延遲單元的負載。與非門30 (于圖形中組件符號僅表示了一些的與非門30)被使用為用于環(huán)形振蕩器的基本延遲單元。于圖2中，使用奇數個NAND基本延遲單元形成基本環(huán)形振蕩器組構。明確地說，當C[13:10]皆為O時，N1、N2、N3、N4、N8、N9、N13組成環(huán)形振蕩器(參看圖2中粗線)。使用與非門基本延遲單元的優(yōu)點為其將被禁能者致能，并且在非常短的時間內重設。此情形防止任何抖動累積至次一個clk2r循環(huán)，因此實質上減少長時期的抖動。舉例而言，非常短的負脈波(大約200ps)于“dc0_en”上clk2i■循環(huán)的開始能夠被完全重設DCO至已知狀態(tài)(W1 = 1、W2 = 0、W3 = 1、W4 = 0、W8 = 1、W9 = 0、W13 = I)，而使得任何抖動將不會累積到次一個clk2r循環(huán)。另一方面，若反相器要使用為基本延遲單元，則“EN”脈波寬度必須大于整個回路延遲，否則環(huán)形振蕩器于“EN”脈波后不能從已知狀態(tài)開始，如圖3A和3B中所例示。圖3A和3B分別為用于反相器環(huán)形振蕩器架構和NAND環(huán)形振蕩器架構的邏輯單元圖。于可以被選用包含于環(huán)形中的DCO中有3個大延遲單元(Large Delay Cell,LDC)32?？刂菩盘朿[13:12]控制有多少個LDC包含于環(huán)形中。依于c[13:12]組合(2’ b00:0、2’ b01:l、2’ bl0:2、2’ bll: 3)，一個或多個LDC可以包含于環(huán)形中，或者可以排除所有的三個LDC。DCO亦包含3個小延遲單元(SDC) 34，該SDC 34可以被選擇包含于環(huán)中?？刂菩盘朿[ll:10]控制有多少個SDC包含于環(huán)形中。依于c[ll:10]組合(2’b00:0、2’ b01: 1、2’ blO: 2、2’ b 11:3)，一個或多個SDC可以包含于環(huán)形中，或者可以排除所有的三 個SDC。以不同數目的LDC和SDC于環(huán)中，因此將可以改變環(huán)形振蕩器的周期。于圖2中DCO亦包含負載單元用來改變于與非門NI、N2、N3、N8、和N13上負載的數量。于與非門N1、N2、N3的輸出，有依照控制信號c[9:6]連接的負載單元(DL9、DL8、DL7、和DL6)。對于各負載單元，控制信號導通或切斷將改變NI、N2、N3的負載至某值，該值亦將造成環(huán)形振蕩器輸出時鐘的周期因此改變。于與非門8的輸出，有負載單元(DL5、DL4、DL3、DL2)依照控制信號c[5:2]連接。各自地切換c[5:2]導通或不導通將改變N8的負載，以便改變環(huán)形振蕩器輸出時鐘的周期。于NAND4的輸出，亦有依照控制信號c [I: O]、postc [5:0]、asc 連接的負載單元(DLl、DLO> DLA)。切換 c [1:0]、postc [5:0]、asc 導通或不導通，將改變N13的負載，以便改變環(huán)形振蕩器輸出時鐘的周期。從c [13]至c
，于DCO輸出時鐘周期權重改變變成愈來愈小。欲符合二進制搜尋的需要，小心地調諧用于c[13:0]的權重?？刂啤皃OStc[5:0]”和“asc”亦為延遲單元負載控制接腳。控制asc用于循環(huán)控制,而postc[5:0]用于PLL鎖存后的輸入時鐘抖動容差。于圖2中使用6個循環(huán)的AND單元36以切斷未使用的單元而使得當DCO振蕩時避免不需要的電源消耗。將通過AND單兀36從dco_en產生二個信號“dco_en_w”和“dco_en_n”。作為脈波的信號dco_en_w在dco_en_n前轉低和在dco_en_n后轉高。信號dco_en_w連接至與非門NI,同時信號dco_en_n連接至回路中另一個與非門NI。因此能夠去除其輸出時鐘干擾以確保當DCO開始振蕩時整個回路不被阻塞。圖4為可以使用于圖I中的PLL電路的DPFD的詳細概圖。DPFD接收來自DCO 16的dco_out、來自除法器12的clk2r、來自計數器20的clkf、和rstn的輸入信號。這些信號耦接至DPFD 14中的下列電路模塊，或者與之互動。正數產生器(plus_numgenerator) 40 產生信號正數(plus_num) [3:0],該 plus_num[3:0]幫助決定用于每12個dco_out循環(huán)有多少個dco_out循環(huán)asc將被設定于I的邏輯狀態(tài)。asc產生器42產生輸出信號“asc”用于DCO 16。c產生器44產生信號c [13:0]用于DCO 16。postc產生器46產生輸出信號postc[5:0]用于DCO 16。ud產生器48產生信號uda和ud_postc,該uda和ud_postc指示是否DCO 16將振蕩較快或較慢。鎖檢測器50檢測是否PLL被鎖存。解鎖檢測器52檢測PLL是否已失鎖。ud產生器48模塊檢核于各clk2r信號的下降波緣是否clkf為高或低。若clkf為高，則來自Ud產生器48的輸出信號uda將是邏輯‘I’狀態(tài)，否則uda將是邏輯‘0’狀態(tài)。Uda信號被注入至c產生器44，該c產生器44于致能pll_en后(切換至高)根據于各clk2r循環(huán)的uda值產生二進制輸出字符串的值用于c [13:0]。更詳述關于圖5的數據流程圖和圖6中所示的波形說明操作。c產生器44使用二進制搜尋以決定用于c[13:0]的值并達成快速鎖存。于圖4中步驟100當開始二進制搜尋時設定c[13:0]和(3_1^&(17 二者至邏輯狀態(tài)O。這些狀態(tài)被顯示于圖5中波形描述。于步驟102于clkr2的次一個上升波緣c[13]被設定至邏輯狀態(tài)I。于clkr2的下降波緣，ud產生器48將更新其值。步驟104為用于值uda的邏輯決定區(qū)塊。于clkr2的次一個上升波緣，若uda是在邏輯狀態(tài)1，則信號c[13]固定至邏輯狀態(tài)I。若不是，則當步驟106信號c[13]固定至邏輯狀態(tài)O。同時，信號c[12]被設定至邏輯狀態(tài)I。步驟108為邏輯決定區(qū) 塊，決定是否N等于0，表示搜尋已進行通過所有的c信號設定。若不是，則于步驟110將N減值I且數據流復歸至步驟102。重復此等步驟以固定值用于c[12]，以及其余的c[ll:0]直到c [O]被固定,如于步驟108決定。在這一時點上于步驟112c_ready將通過c產生器44而轉至高。從c[13]至c
，各控制接腳具有不同的權重用來調整DCO輸出時鐘周期，c[13]具有最長和c
具有最短時鐘周期。步驟114為邏輯決定區(qū)塊決定對于于二進制搜尋獲得的c值是否PLL被鎖存。若系統(tǒng)未被解鎖，則流程回到步驟108。若判定系統(tǒng)解鎖了，則解鎖檢測器52發(fā)出重設信號將流程返回到步驟100。
在理論上，信號c[12]的權重應該等于信號c [13]的50 %,信號c [11]的權重應該等于信號c [12]的50%，等等，而使得信號c [O]的權重將等于c [13]的權重的1/213，大約O. 012%。由此提供極精確的值。然而，考慮到也許有工藝變化、溫度變化、電壓變化，因此實際的比率也許不是正確地等于50%。假設此等變化沒有不利的影響，則比率可以調整的稍微較高。下列的表顯示對于c[13]至c
(單位ps)可能的不同的權重c[13]-640、c [12]-321、c [I I]-185、c[10]-94. 7、c[9]-49. 3、c[8]-29. 3、c[7]-18. 4、c[6]-ll. 2、c[5]-7. 86、c[4]-5. 66、c[3]_4. 14、c[2]_2. 69、c[l]_2. 13、c
_l· 41。固定“c[13:0]”的值后，建立期望的頻率的粗捕獲。然而，此頻率仍不充分準確并且必須作進一步的調諧。雖然可以設計DCO而使得改變“c
”的值允許小至I. 4ps的調整將被應用于DCO輸出時鐘循環(huán)時間，但是由c控制信號提供的I. 4ps調諧準確度仍然不足夠。此是因為于通過回授計數器“計數器F”后抖動倍增，并且能夠累積以導致于clk2r周期內于最后dco_out有2*DF*1. 4ps的抖動。2*DF*1. 4ps的抖動十分明顯。欲減少或消除DCO輸出時鐘抖動，循環(huán)控制是通過以下方式影響。當PLL被鎖存時,clk2r的一個周期Τε1 5&等于各dco_out周期Td。。的2*DF倍。假設c [O]關斷,也就是說，顯示于圖2中其關聯的DLO，DCO被停用，并且不加載DCO環(huán)形振蕩器，則第一個2*DF-ldco_out循環(huán)將各具有Tio-L 4PS的周期。因為dc0_en設定dCo_out至‘0’于其下降波緣和clk2r的上升波緣(參看圖7A[l]od),因此dco_out的2*DF循環(huán)將必須被填入一個clk2r周期。因此，由參考數字“I”標記的dCo_out的最后一個循環(huán)的周期將是Tlcd = Tclk2r- (2*DF_I) (Tdco_I. 4ps)
如圖7A中所示，此最后一個dCo_out循環(huán)的周期要較另一個2*DF_1循環(huán)者在其之前較長，而其差值可以對應于2*DF*1. 4ps的抖動Tlcd- (Tdco-L 4ps) = Tclk2r-(2*DF_1) (Tdco-L 4ps) - (Tdco-L 4ps)= 2*DF*Tde。- (2*DF_1) (Tdco-L 4ps) - (Tdco-L 4ps)= 2*DF*1. 4ps同樣情況，若c
被導通,則2*DF*1. 4ps的累積的抖動亦將表現在最后一個dco_out循環(huán)，但是此最后一個循環(huán)的周期將較另一個2*DF_1循環(huán)在其之前為短。因為關聯于c[O]的負載單元的大小已經非常小，因此有小的空間透過裝置微縮用于準確度改善，而必須部署如此種解決抖動方法的替代方法。
使用一種稱之為循環(huán)控制的新方法以減少DCO輸出時鐘抖動。一般而言，循環(huán)控制涉及反應于來自“ud產生器”回授調整在單一 clk2r時間周期內的一些循環(huán)的“dco_out”時間周期，關于是否dc0_0ut頻率快于或慢于目標值。因此，不像由“c產生器”產生的c [13:0]控制信號在單一 clk2r周期內不能修正設定，施加至DCO的負載設定能夠通過具有“asc”信號取得在單一 clk2r循環(huán)內不同的值而在clk2r周期內改變。此情況允許更高的精確度于調諧DCO至所需要的頻率。負責減少DCO輸出“鎖存抖動”的信號為由圖4中所不asc產生器模塊42產生的輸出信號asc。asc跟隨dco_out的時鐘，該dco_out相較于跟隨有[cl3]至[c0]的clk2r的頻率具有較高的頻率。于此種方式，在一個clk2r周期內可以于asc值作多個改變。當asc被切換至導通時，將增加各DCO輸出時鐘循環(huán)的周期固定量(例如2ps)，當是于asc信號的DLA負載被激活而因此降低該環(huán)形振蕩器。另一方面，當asc被切換至關斷時，DLA被停用，而不作調整。于一個clk2r循環(huán)，有2*DF個dc0_0ut循環(huán)，若我們設定asc至‘I’于某百分比的dco_out循環(huán)，和設定asc至‘0’于其它dco_out循環(huán)，則于一個clk2r循環(huán)累積抖動將明顯地減少。于clk2r周期內的dco_out循環(huán)被群聚成子集,各包括12個dco_out循環(huán)(亦可以適用其它數目)。plus_num[3:0]輸入信號(其為二進制字符串)的值決定在各12個各子集內dc0_0ut循環(huán)的數目，對于各子集asc等于高。于圖4中的正數產生器模塊40于clk2r信號的上升波緣產生plus_num[3:0]信號。若uda于clk2r上升波緣等于I,則plus_num[3:0]將增值I，其意味著對于各12個子集內的額外的dCo_out循環(huán)asc將是1，否則對于各12個子集內plus_num[3:0]將減少I。如上述討論，uda的值‘I’表示dco_out時鐘為快速的，而uda的值‘0’表示其為慢速的。因此，asc調整是根據uda產生器指示關于dco_out是否為快速或慢速?，F在參照圖7B中的實例，其顯示循環(huán)控制的應用，uda從左邊于第一個clk2r循環(huán)的上升波緣為O,因此,asc對于6個dco_out循環(huán)為高。同時,uda于第二個clk2r循環(huán)的上升波緣為I,因此，asc對于7個dco_out循環(huán)為高。假設于clk2r周期內的dco_out循環(huán)被群聚成子集，各包括12個dco_out循環(huán)和對dc0_0ut循環(huán)的任何調整為2ps，則可以通過使用循環(huán)控制而將最大抖動減少至(2*DF/12) *2ps。此是因為當正數值改變值時dco_out循環(huán)在clk2r周期內被調整2*DF/12倍。dco_out的最大抖動發(fā)生于各clk2r周期的最后dco_out循環(huán)。于二進制搜尋后，固定(亦即，鎖存)c[13:0]，開始循環(huán)控制過程。然后模塊鎖檢測器50將檢測是否uda信號于每一個clk2r循環(huán)將切換于邏輯狀態(tài)(O-> 1，或I-> O)之間。若uda對于三個連續(xù)的dCo_out循環(huán)切換至相反值，則鎖檢測器52將產生邏輯高鎖存信號，該信號表示PLL系統(tǒng)被鎖存。其后如果參考輸入時鐘頻率(輸入除法器比率DR，或輸出除法器比率DP)改變，則模塊解鎖檢測器52將檢測是否clk2r和clkf的歪斜大于臨限延遲。若大于臨限延遲，則將產生短正脈波unlockt_rst以重設PLL系統(tǒng)。鎖存信號返回至低邏輯狀態(tài)，而PLL系統(tǒng)將重新開始該二進制搜尋程序以再固定該c[13:0]信號。該系統(tǒng)可再獲得該鎖存狀態(tài)于最大的25個除得的參考時鐘循環(huán)(clk2r)。當PLL系統(tǒng)是在鎖存狀態(tài)時，postc產生器46操作以增加輸入時鐘抖動容差。POStc產生器模塊的功能通過產生二進制輸出信號postc [5:0]以增加PLL的容差至輸入時鐘抖動，該信號postc[5:0]被注入于SCO中并且被用來對DCO頻率作最少的調整，而使得其能夠追蹤輸入時鐘頻率，Clkin0于本說明的實施例中，postc [5:0]為6數字二進制字符串。如顯示于圖2中DCO原理圖，于pOStc[5:0] 二進制字符串中各數字是關聯于各自的數字負載DL0。‘0’值停用關聯的負載單元，而‘ I’值激活關聯的負載單元。postc信號的值可以根據ud_p0Stc [I:O] 信號的值從ud產生器注入postc產生器而改變。ud_postc[l:0]信號的值根據plus_num[3:0]與uda的結合而依次改變。當plus_num[3:0]等于4，blOll,和uda為O時，貝丨Jud_postc [I: O]將是 2’ b01 ο 若“plus_num[3:0] ” 等于 4’ bOOOO,和“uda” 為 I 時,則“ud_postc [I: O] ”將是2’ blO,否則“ud_postc[l :0] ”將是2’ bOO。因此可能改變于DCO環(huán)形振蕩器的負載，并因此反應于輸入時鐘抖動或較小頻率改變而調整DC0_out頻率。圖8為依照揭示的一個實施例postc產生器的示意圖。postc產生器為雙向移位鏈，ud_postc[l:0]用來控制是否移位該鏈移位至左或至右。舉例而言，當Ud_postc[l:0]=2’ b01時，postc [O]至postc [5]鏈移位至右邊和于圖8中最左邊輸出postc [O]設定至I。因此，若postc
最初具有111000的重設值，則Ud_postc [I: O] = 2’b01將導致11100 的新的 postc
ο 另一方面，當 Ud_postc = 2，blO,貝丨J postc [O]至 postc [5]鏈被移位至左邊和于圖8中最右邊輸出postc[5]設定至O。因此，具有111000的原來值的postc
將改變至 110000。當 Ud_postc = 2’b00 或 2’bll 時,沒有改變于 postc
。圖9為顯示于一般情況、最佳情況、和最差情況對于所有PVT角DCO頻率調諧范圍0. 885GHz至I. 869GHz, DCO輸出時鐘頻率范圍的圖形表示。最佳情況PVT角-40C/l. 1V/FF。一般情況角:25C/1. 0V/TT。最差情況 PVT 角:125C/0. 9V/SS?？偠灾?，揭示的數字PLL系統(tǒng)當占有非常小芯片面積時實現良好的性能。實施延遲單元數調整、延遲單元負載調整、和循環(huán)控制以數字方式控制DCO頻率以涵蓋較廣頻率范圍較現存的PLL配置有較小的抖動。使用二進制搜尋以達成最快速鎖存。于鎖存PLL之后，使用移位掃描鏈以追蹤參考頻率改變以便取得較佳輸入時鐘抖動容差。此PLL系統(tǒng)使用與非門作為基本延遲單元，該基本延遲單元可以于非常短的時間全部禁能和重設DC0，由此避免抖動累積至次一個參考時鐘循環(huán)。提供穩(wěn)定的DCO振蕩。舉例而言，于所揭示實施例的一個例子中，PLL可以使用環(huán)球鑄造廠的65nmG工藝而被硅驗證，該PLL使用僅僅5255um2 (或3% PLL芯片面積)。DCO頻率范圍可以在900MHz至I. 8GHz于所有的PVT角。當DCO瀕率于I. 8GHz時，工作電流大約I. OmA僅I. OV電源供應。此PLL能夠非?？焖儆趨⒖紩r鐘循環(huán)除以50(參考時鐘除以5us@10MHz)被鎖存，而其輸出時鐘抖動小于40ps。
于此揭示發(fā)明中顯示和說明了本發(fā)明的佳實施例但是僅他的多功能性的幾個例子。應該了解到本發(fā)明能夠使用各種其它的組合和環(huán)境并且在如本文中表達的本發(fā)明概念 的范圍內能夠改變或修飾。例如，考慮到相等的邏輯組件可能夠被取代該等說明。
權利要求
1.一種鎖相回路控制系統(tǒng),包括參考時鐘輸入，用來接收參考時鐘信號；數字控制振蕩器，組構以輸出可調整的時鐘信號；以及數字檢測器，耦接于該參考時鐘輸入與該控制振蕩器的輸入之間，該檢測器耦接至該振蕩器的輸出并且配置用來施加控制信號至該振蕩器，用來依照該振蕩器輸出時鐘信號的檢測頻率設定輸出操作信號頻率；其中，于各輸出時鐘循環(huán)期間通過該數字檢測器控制信號選擇性地調整該輸出信號的該相位。
2.根據權利要求I所述的鎖相回路控制系統(tǒng)，更包括輸入除法器，耦接至該參考時鐘輸入，用來將該參考時鐘信號除以多個預先設定除率的其中ー個；以及輸出除法器，耦接至該振蕩器輸出，用來將該振蕩器輸出信號除以多個預先設定除率的其中ー個。
3.根據權利要求2所述的鎖相回路控制系統(tǒng)，其中，該輸入除法器包括控制輸入，用來選擇除率用于該接收的參考時鐘信號，而該輸出除法器包括控制輸入，用來選擇除率用于該輸出信號。
4.根據權利要求2所述的鎖相回路控制系統(tǒng)，其中，該數字檢測器包括控制信號產生器，組構成產生多個ニ進制控制信號分別輸出于多個控制信號產生器輸出端子；以及該振蕩器包括多個檢測器邏輯單元，具有分別耦接至該控制信號產生器輸出端子的輸入。
5.根據權利要求4所述的鎖相回路控制系統(tǒng)，其中，該控制信號產生器反應于該除得的參考時鐘信號。
6.根據權利要求4所述的鎖相回路控制系統(tǒng)，另包括計數器耦接至該振蕩器輸出；其中，該數字檢測器包括比較器，具有第一比較器輸入耦接至該輸入除法器，第二比較器輸入耦接至該計數器，和比較器輸出耦接至該控制信號產生器。
7.根據權利要求6所述的鎖相回路控制系統(tǒng)，其中，該數字檢測器另包括移位產生器，具有第一輸入耦接至該輸入除法器，和第二輸入耦接至該比較器，和輸出耦接至該振蕩器。
8.根據權利要求7所述的鎖相回路控制系統(tǒng)，其中，該移位產生器包括多個串聯連接的正反器，各正反器具有輸出耦接至該振蕩器的各自的控制輸入。
9.根據權利要求4所述的鎖相回路控制系統(tǒng)，其中，該振蕩器另包括第一組的大延遲単元和第二組的小延遲單元。
10.根據權利要求9所述的鎖相回路控制系統(tǒng)，其中，該DCO包括與非門作為其基本延遲單元。
11.根據權利要求9所述的鎖相回路控制系統(tǒng)，其中，該振蕩器另包括多個邏輯負載組件具有輸入分別連接至該控制信號產生器的輸出端子；其中，該邏輯組件耦接至該檢測器用來接收該控制信號用于調整該輸出信號的該相位。
12.根據權利要求4所述的鎖相回路控制系統(tǒng)，其中，該數字檢測器另包括異步循環(huán)控制產生器，具有輸入耦接至該振蕩器輸出信號；其中，固定該控制信號產生器ニ進制輸出控制信號以獲取該參考時鐘信號的頻率，而該異步循環(huán)控制產生器反應于相關于該除得的參考信號的該振蕩器輸出信號的該相位。
13.根據權利要求12所述的鎖相回路控制系統(tǒng)，其中，該數字檢測器另包括鎖存檢測器反應于該輸入除法器和輸出除法器的除率以產生鎖存輸出信號。
14.根據權利要求13所述的鎖相回路控制系統(tǒng)，其中，該數字檢測器另包括解鎖產生器，用來于該輸入除法器或輸出除法器的其中一個的除率改變已經由該鎖存檢測器檢測到時，反應于該鎖存輸出信號而輸出重設信號。
15.一種用來產生輸出信號的方法，該輸出信號用參考時鐘信號而被鎖存頻率和相位，該方法包括下列步驟耦接該參考時鐘信號至數字環(huán)形振蕩器以產生該輸出信號；控制于該環(huán)形振蕩器中的多個譯碼器邏輯單元以設定該輸出信號的頻率；于各參考時鐘循環(huán)期間控制于該環(huán)形振蕩器中的多個邏輯負載單元以調整該譯碼器邏輯單元的延遲負載并由此改變該輸出信號的該相位。
16.根據權利要求15所述的方法，其中，控制該譯碼器邏輯單元的該步驟包括計數該振蕩器的該輸出信號的循環(huán)，并且于預先設定計數循環(huán)間距比較該振蕩器的該信號與該參考信號；以及反應于該比較步驟產生多個ニ進制控制信號。
17.根據權利要求16所述的方法，其中，該產生的步驟包括關于各譯碼器邏輯單元施加ニ進制搜尋。
18.根據權利要求17所述的方法，另包括下列步驟感測該參考時鐘信號的頻率率的改變；以及反應于該感測的改變重設該ニ進制搜尋。
19.根據權利要求15所述的方法，其中，控制該多個邏輯負載單元的該步驟包括于決定參考時鐘循環(huán)時間百分比期間改變施加至該邏輯負載單元的ニ進制異步循環(huán)控制信號的狀態(tài)。
20.根據權利要求19所述的方法，其中，該決定的百分比為選擇性地預先設定。
全文摘要
本發(fā)明涉及一種數字鎖相回路系統(tǒng)及方法，鎖相回路控制系統(tǒng)包含數字控制振蕩器(DCO)，該DCO通過邏輯單元反應于振蕩器輸出與參考時鐘相關信號的比較，不使用額外的外部時鐘，而受到控制。操作延遲單元數調整、延遲負載調整、和循環(huán)控制以數字方式控制DCO頻率以獲得寬的頻率范圍和受限制的抖動。
文檔編號H03L7/085GK102832930SQ20111041827
公開日2012年12月19日 申請日期2011年12月14日 優(yōu)先權日2011年6月14日
發(fā)明者羅志宏 申請人:新加坡商格羅方德半導體私人有限公司