專利名稱：觸發(fā)器電路的制作方法
觸發(fā)器電路相關(guān)申請的交叉引用本申請根據(jù)《美國專利法》第119條要求于2010年12月2日提交的韓國專利申請No. 10-2010-0122286的優(yōu)先權(quán)，其全文通過引用而合并于此。
背景技術(shù)：
1.發(fā)明領(lǐng)域示例性實施例涉及一種半導(dǎo)體集成電路，并且更具體地說涉及一種觸發(fā)器電路。2.相關(guān)技術(shù)的描述數(shù)字邏輯系統(tǒng)被分類為組合電路和時序電路。組合電路由邏輯門組成，邏輯門的輸出由當(dāng)前輸入來決定。組合電路執(zhí)行在邏輯上以布爾表達(dá)式為特征的信息處理操作。時序電路使用稱作觸發(fā)器的存儲元件以及邏輯門。存儲元件的輸出是它們的輸入和狀態(tài)的函數(shù)。存儲元件的狀態(tài)是其先前輸入的函數(shù)。因此，時序電路的輸出是基于當(dāng)前輸入和先前輸入的，并且時序電路的操作由內(nèi)部狀態(tài)和輸入的時間順序來決定。因此，需要高速觸發(fā)器來設(shè)計高速芯片。具有常規(guī)主從結(jié)構(gòu)的觸發(fā)器不適合用于設(shè)計高速芯片。

發(fā)明內(nèi)容
本發(fā)明一般概念提供了執(zhí)行高速操作的半導(dǎo)體電路和具有該半導(dǎo)體電路的觸發(fā)
O本發(fā)明一般概念的額外方面和優(yōu)點在下文的描述中部分地闡述，并且根據(jù)該描述將部分地顯而易見，或可以通過對本發(fā)明總的概念的實踐來習(xí)得。本發(fā)明一般概念的前述的和/或其它方面以及用途可以通過提供一種觸發(fā)器電路來實現(xiàn)，所述觸發(fā)器電路可以包括評估部件，該評估部件連接到第一節(jié)點和第二節(jié)點并且根據(jù)第一節(jié)點的電壓電平對第二節(jié)點進(jìn)行放電；條件延遲部件，該條件延遲部件連接到第二節(jié)點并且對第三節(jié)點進(jìn)行放電以具有不同于第二節(jié)點的電壓電平的電壓電平；以及保持器邏輯部件，該保持器邏輯部件連接到第二節(jié)點和第三節(jié)點并且維持第二和第三節(jié)點中沒有正在被放電的一個的電壓電平。評估部件可以包括根據(jù)第一節(jié)點的電壓電平在第二節(jié)點與接地電壓之間形成電流通路的第一晶體管，而條件延遲部件可以包括根據(jù)第二節(jié)點的電壓電平在第三節(jié)點與接地電壓之間形成電流通路的第二晶體管。如果第二節(jié)點在第一晶體管接通時被放電，則第二晶體管被斷開并且第三節(jié)點的放電通路被中斷。保持器邏輯部件可以包括根據(jù)第二節(jié)點的電壓電平在電源電壓與第三節(jié)點之間形成電流通路的第三晶體管。如果第二節(jié)點被放電，則第三晶體管被接通來以電源電壓進(jìn)行充電。保持器邏輯部件可以進(jìn)一步包括根據(jù)第二節(jié)點的電壓電平在第二節(jié)點與接地電壓之間形成電流通路的第四晶體管。如果第二節(jié)點被放電，則第四晶體管可以被接通以維持第二節(jié)點的放電狀態(tài)。
如果第二節(jié)點被放電，則第一節(jié)點的電壓電平可以被維持直到第二節(jié)點的放電操作完成為止。評估部件可以包括彼此串聯(lián)連接的第一晶體管和第二晶體管，該第一和第二晶體管分別響應(yīng)于時鐘信號和第一節(jié)點的電壓電平而在第二節(jié)點上形成放電通路。評估部件可以進(jìn)一步包括第三晶體管，該第三晶體管連接到第二晶體管并且根據(jù)第三節(jié)點的電壓電平在第二節(jié)點上形成放電通路。評估部件可以進(jìn)一步包括第四晶體管，該第四晶體管連接在電源電壓與第一晶體管之間并且根據(jù)時鐘信號在第二節(jié)點上形成充電通路。條件延遲部件可以包括彼此串聯(lián)連接的第一晶體管和第二晶體管，第一和第二晶體管分別根據(jù)第二節(jié)點的電壓和第一節(jié)點的電壓在第三節(jié)點上形成放電通路。條件延遲部件可以進(jìn)一步包括第三晶體管，該第三晶體管連接到第二晶體管并且響應(yīng)于時鐘信號而在第三節(jié)點上形成放電通路。條件延遲部件可以進(jìn)一步包括第四晶體管，該第四晶體管連接在電源電壓與第一晶體管之間并且形成用于以電源電壓對第三節(jié)點進(jìn)行充電的通路。保持器邏輯部件可以包括連接到第二節(jié)點并且根據(jù)第二節(jié)點的電壓電平在第二節(jié)點與接地電壓之間形成電流通路的晶體管。保持器邏輯部件可以包括連接到第二節(jié)點并且根據(jù)第二節(jié)點的電壓電平在第二節(jié)點與接地電壓之間形成電流通路的第一晶體管，和連接到第二節(jié)點并且根據(jù)第三節(jié)點的電壓電平在第二節(jié)點與電源電壓之間形成電流通路的第二晶體管。保持器邏輯部件可以進(jìn)一步包括第三晶體管，該第三晶體管連接到第三節(jié)點并且根據(jù)第三節(jié)點的電壓電平在第三節(jié)點與接地電壓之間形成電流通路。保持器邏輯部件可以進(jìn)一步包括第四晶體管，該第四晶體管連接到第三節(jié)點并且根據(jù)第二節(jié)點的電壓電平在第三節(jié)點與電源電壓之間形成電流通路。評估部件和條件延遲部件可以分別接收時鐘信號并且可以在時鐘信號的上升沿被觸發(fā)以對第二節(jié)點和第三節(jié)點中的一個進(jìn)行放電，而保持器邏輯部件可以在時鐘信號的邏輯高間隔維持第二和第三節(jié)點中沒有正在被放電的一個的電壓電平。觸發(fā)器電路可以進(jìn)一步包括鎖存器部件，其在時鐘的邏輯低間隔期間維持在時鐘信號的邏輯高間隔確定的第二和第三節(jié)點的電壓電平。觸發(fā)器電路可以進(jìn)一步包括連接到第二節(jié)點并且配置為對第二節(jié)點的邏輯電平進(jìn)行反轉(zhuǎn)的反轉(zhuǎn)器。本發(fā)明一般概念的前述的和/或其它方面及用途還可以通過提供一種觸發(fā)器電路來實現(xiàn)，所述觸發(fā)器電路包括評估部件，該評估部件連接到輸入節(jié)點和輸出節(jié)點以執(zhí)行評估操作，其中根據(jù)經(jīng)由輸入節(jié)點所提供的輸入信號的邏輯電平來改變或維持經(jīng)由輸出節(jié)點所輸出的輸出信號的邏輯電平；條件延遲部件，該條件延遲部件連接到輸出節(jié)點和反饋節(jié)點以改變或維持經(jīng)由反饋節(jié)點所輸出的反饋信號的邏輯電平以具有不同于輸出信號的邏輯電平的邏輯電平；以及保持器邏輯部件，該保持器邏輯部件連接到反饋節(jié)點和輸出節(jié)點以在評估操作之后維持輸出信號的邏輯電平。 可以根據(jù)時鐘信號的邊沿來評估部件觸發(fā)以執(zhí)行評估操作，并且保持器邏輯部件可以在評估操作之后的時鐘信號的半個周期期間維持輸出信號的邏輯電平。
觸發(fā)器電路可以進(jìn)一步包括連接到輸出節(jié)點的鎖存器部件，并且鎖存器部件可以在評估操作之后的時鐘信號的周期期間維持輸出信號的邏輯電平。觸發(fā)器電路可以進(jìn)一步包括連接到輸出節(jié)點的組合邏輯部件，并且組合邏輯部件可以包括在評估操作之后反轉(zhuǎn)輸出信號的邏輯電平的反轉(zhuǎn)器。評估部件可以包括至少兩個配置為具有堆疊形式的晶體管。條件延遲部件可以包括至少兩個配置為具有堆疊形式的晶體管，并且在條件延遲部件中包括的這至少兩個晶體管中的每一個的尺寸可以比在評估部件中包括的至少兩個晶體管的更大。評估部件可以包括連接到輸出節(jié)點以響應(yīng)于輸入信號的邏輯電平而形成電流通路的第一晶體管，和與第一晶體管并聯(lián)連接的以響應(yīng)于掃描使能信號而形成電流通路的第
二晶體管。保持器邏輯部件可以包括第一晶體管，該第一晶體管連接在輸出節(jié)點與接地電壓之間以響應(yīng)于輸出節(jié)點的邏輯電平而形成電流通路；和第二晶體管，該第二晶體管連接在反饋節(jié)點與電源電壓之間以響應(yīng)于反饋信號的邏輯電平而形成電流通路，其中當(dāng)輸出信號和反饋信號分別具有邏輯低電平和邏輯高電平時，第一和第二晶體管可以被接通以防止輸出信號和反饋信號浮動。保持器邏輯部件可以進(jìn)一步包括第三晶體管，該第三晶體管連接在輸出節(jié)點與電源電壓之間以響應(yīng)于反饋節(jié)點的邏輯電平而形成電流通路；和第四晶體管，該第四晶體管連接在反饋節(jié)點與接地電壓之間以響應(yīng)于反饋節(jié)點的邏輯電平形成電流通路，其中當(dāng)輸出信號和反饋信號分別具有邏輯高電平和邏輯低電平時，第三和第四晶體管可以被接通以防止輸出信號和反饋信號浮動。本發(fā)明一般概念的前述的和/或其它方面和用途還可以通過提供一種觸發(fā)器電路來實現(xiàn)，所述觸發(fā)器電路包括評估部件，該評估部件具有第一電位和第一放電通路，接收兩個信號并且根據(jù)由這兩個信號所選擇的電位和第一放電通路來輸出第一輸出信號；條件延遲部件，該條件延遲部件具有第二電位和第二放電路徑，接收這兩個信號并且根據(jù)由第一輸出和兩個信號確定的第二電位和第二放電通路來生成第二輸出；以及保持器邏輯部件，該保持器邏輯部件根據(jù)這兩個信號、第一輸出和第二輸出的組合在這兩個信號中的至少一個的轉(zhuǎn)變期間維持第一輸出信號和第二輸出信號的電平。第一放電通路可以由多個第一晶體管形成以具有第一特性，并且第二放電通路可以由多個第二晶體管形成以具有不同于第一特性的第二特性，從而使得第一放電通路的第一放電速度比第二放電通路的第二放電速度更快。第一放電通路可以由多個晶體管形成以具有第一溝道寬度和第一溝道長度，并且第二放電通路可以由多個第二晶體管形成以具有第二溝道寬度和第二溝道長度，從而使得采樣窗口變得窄并且功耗降低。第二放電通路可以根據(jù)第二輸出信號的改變來對第一輸出信號進(jìn)行放電，并且可以根據(jù)第一輸出信號的改變來對第二輸出信號進(jìn)行放電。本發(fā)明一般概念的前述的和/或其它方面及用途還可以通過提供一種觸發(fā)器電路來實現(xiàn)，所述觸發(fā)器電路包括評估部件，該評估部件接收時鐘信號和一個或多個輸入信號，并且根據(jù)時鐘信號和輸入信號的電平來輸出第一輸出信號；條件延遲部件，該條件延遲部件接收時鐘信號和輸入信號并且輸出第二輸出信號以控制評估部件和第一輸出信號；以及保持器邏輯部件，該保持器邏輯部件在時鐘信號和一個或多個輸入信號中的至少一個的轉(zhuǎn)變期間維持評估部件的第一輸出信號和條件延遲部件的第二輸出信號中的至少一個。評估部件可以包括電位和由連接成分別接收時鐘信號、至少一個輸入信號以及電壓電平的晶體管形成的放電通路，并且可以根據(jù)電位和放電通路的選擇來選擇性地輸出第一輸出信號。條件延遲部件可以包括多個放電通路以根據(jù)第一輸出信號、第二輸出信號、時鐘信號以及一個或多個輸入信號的組合來選擇性地對第一輸出信號和第二輸出信號進(jìn)行放 H1^ ο條件延遲部件可以包括連接到多個放電通路的至少一個公共晶體管。保持器邏輯部件可以包括多個電位以分別根據(jù)第二輸出信號和第一信號的狀態(tài)來控制并且維持第一輸出信號和第二輸出信號。評估部件可以包括多個第一晶體管以形成具有第一放電時間的第一放電通路以提供第一輸出信號，條件延遲部件可以包括多個第二晶體管以形成具有第二放電時間的第二放電通路以控制第一輸出信號和第二輸出信號；并且第一放電時間可以比第二放電時間更短。


根據(jù)下面結(jié)合附圖進(jìn)行的實施例的描述，本發(fā)明一般概念的這些和/或其它方面及優(yōu)點將變得顯而易見并且更容易理解，在附圖中圖1是示出用于評估根據(jù)本發(fā)明一般概念的示例性實施例的觸發(fā)器的性能的參數(shù)的圖。圖2是圖示根據(jù)本發(fā)明一般概念的示例性實施例的觸發(fā)器的方框圖。圖3是圖示根據(jù)本發(fā)明一般概念的示例性實施例的圖2的觸發(fā)電路的電路圖。圖4是圖示圖3中所示的觸發(fā)電路的操作的時序圖。圖5是圖示觸發(fā)電路在圖4中所示間隔Tl內(nèi)的操作的時序圖。圖6是圖示觸發(fā)電路在圖4中所示間隔T2內(nèi)的操作的時序圖。圖7是圖示觸發(fā)電路在圖4中所示間隔T3內(nèi)的操作的時序圖。圖8是圖示觸發(fā)電路在圖4中所示間隔T4內(nèi)的操作的時序圖。圖9、10和11是圖示根據(jù)本發(fā)明一般概念的示例性實施例的圖3中所示觸發(fā)電路的評估部件的圖。圖12是圖示根據(jù)本發(fā)明一般概念的實施例的圖3中所示觸發(fā)電路的條件延遲部件的電路圖。圖13是圖示根據(jù)本發(fā)明一般概念的實施例的圖3中所示觸發(fā)電路的評估部件和條件延遲部件的電路圖。圖14是圖示根據(jù)本發(fā)明一般概念的實施例的接收兩個輸入信號的觸發(fā)電路的電路圖。圖15是圖示根據(jù)本發(fā)明一般概念的示例性實施例的圖2中所示鎖存器部件的方框圖。
圖16是圖示圖15中所示鎖存器部件的操作的時序圖。圖17是圖示根據(jù)本發(fā)明一般概念的示例性實施例的圖15中所示鎖存器部件的電路圖。圖18和19是圖示根據(jù)本發(fā)明一般概念的其它示例性實施例的圖2中所示鎖存器部件的圖。圖20是圖示根據(jù)本發(fā)明一般概念的示例性實施例的門控觸發(fā)器的方框圖。圖21是圖示根據(jù)本發(fā)明一般概念的示例性實施例的圖20中所示門控觸發(fā)器的電路圖。圖22是圖示圖20中所示門控觸發(fā)器的操作的時序圖。圖23是圖示根據(jù)本發(fā)明一般概念的示例性實施例的門控觸發(fā)器的電路圖。圖M是圖示根據(jù)本發(fā)明一般概念的示例性實施例的觸發(fā)器的方框圖。
具體實施例方式現(xiàn)在將詳細(xì)地參考本發(fā)明一般概念的實施例，其示例被圖示在附圖中，其中在各處相同的附圖標(biāo)記指代相同的元件。在下文中參考附圖的同時描述實施例以便解釋本發(fā)明一般概念。在附圖中，為了清楚，層和區(qū)域的大小和相對大小可以被夸大。相同的標(biāo)記在各處指代相同的元件。應(yīng)當(dāng)理解的是，盡管可以在本文中使用術(shù)語第一、第二、第三等來描述各種元件、 組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應(yīng)受這些術(shù)語的限制。這些術(shù)語僅用來將一個元件、組件、區(qū)域、層和/或部分與另一區(qū)域、層或部分區(qū)分開。 因此，在不背離本發(fā)明概念的教導(dǎo)的情況下，下文中所討論的第一元件、組件、區(qū)域、層或部分能夠被稱為第二元件、組件、區(qū)域、層或部分。為了便于描述，諸如“之下”、“以下”、“下部”、“下面”、“之上”、“上部”等等的空間
相關(guān)術(shù)語可以在本文中使用以描述如圖中所示的一個元件或特征與另一元件或特征的關(guān)系。應(yīng)當(dāng)理解的是空間相關(guān)術(shù)語旨在除了在圖中所描繪的方位之外還包括設(shè)備在使用或操作中的的不同方位。例如，如果圖中的設(shè)備被翻轉(zhuǎn)，則描述為在其它元件或特征“以下”或 “之下”或“下面”的元件將取向為在其它元件或特征“之上”。因此，示例性術(shù)語“以下”和 “下面”能夠包括之上和以下的兩個方向。設(shè)備可以以其它的方式取向(旋轉(zhuǎn)90度或以其它的方向)并且相應(yīng)地解釋本文中使用的空間相關(guān)描述符。此外，還應(yīng)當(dāng)理解的是當(dāng)層被稱為在兩層“之間”時，其可以是在這兩層之間的唯一層，或者還可以存在一個或多個中間層。本文中所使用的術(shù)語僅是為了描述特定實施例的目的而并非意在限制本發(fā)明的概念。如本文中所使用的，除非上下文另外清楚地指示，否則單數(shù)形式“一”(“a”、“an”) 和“該”(“the”)旨在還包括復(fù)數(shù)形式。應(yīng)當(dāng)進(jìn)一步理解的是術(shù)語“包含”和/或“包括” 當(dāng)在本說明書中使用時制定存在所陳述的特征、整數(shù)、步驟、操作、元件和/或組件，但是不排除存在或添加一個或多個其它特征、整數(shù)、步驟、操作、元件、組件和/或其組合。如本文中所使用，術(shù)語“和/或”包括相關(guān)列舉的項目中的一個或多個的任何和全部的組合。應(yīng)當(dāng)理解的是當(dāng)元件或?qū)颖环Q為在另一元件或?qū)印吧稀保斑B接到”、“耦合到”或“鄰近”另一元件或?qū)訒r，其可以是直接在另一元件或?qū)由?，連接到、耦合到、或鄰近另一元件或?qū)?，或者可能存在中間元件或?qū)?。相比之下，?dāng)元件被稱為“直接在另一元件或?qū)由稀薄ⅰ爸苯舆B接到”、“直接耦合到”或“緊鄰”另一元件或?qū)?，則不存在中間元件或?qū)印３橇硗舛x，否則在本文中使用的所有術(shù)語(包括技術(shù)的和科學(xué)的術(shù)語)都具有如本發(fā)明概念所屬領(lǐng)域的普通技術(shù)人員所通常理解的相同的意義。應(yīng)當(dāng)進(jìn)一步理解的是，諸如在通常使用的字典中定義的那些術(shù)語應(yīng)該被解釋為具有與它們在相關(guān)技術(shù)和/或本說明書的語境下的含義一致的含義，并且將不被以理想化的或過分正式的意義來解釋， 除非在本文中明確地這樣定義。圖1是圖示用于評估根據(jù)本發(fā)明一般概念的示例性實施例的觸發(fā)器的性能的參數(shù)的圖。為了便于描述，假定觸發(fā)器響應(yīng)于例如時鐘信號或脈沖的信號的上升沿被觸發(fā)。在圖1中，“D”和“Q”分別指示觸發(fā)器的輸入信號和輸出信號。由于輸入信號D的邏輯電平包括有效的信息(即，數(shù)據(jù))，所以其被稱為“數(shù)據(jù)”。觸發(fā)器的速度通常由輸入到輸出時間DtoQ來決定。輸入到輸出時間DtoQ由建立時間tSETUP和時鐘到輸出時間CtoQ的和來定義。如眾所周知的，建立時間tSETUP是穩(wěn)定地提供數(shù)據(jù)，即將輸入信號D提供給觸發(fā)器所需要的時間。時鐘到輸出時間CtoQ指示從時鐘信號CK的上升沿到發(fā)出輸出數(shù)據(jù)Q的時間的延遲時間。因此，高速觸發(fā)器的設(shè)計需要減少輸入到輸出時間DtoQ。通過縮短輸入到輸出時間DtoQ，根據(jù)本發(fā)明概念的示例性實施例的觸發(fā)器以比常規(guī)的主從型觸發(fā)器更高的速度來操作。采樣窗口指示被維持輸入信號D的數(shù)據(jù)以穩(wěn)定地將其存儲在觸發(fā)器中的時間。采樣窗口由建立時間tSETUP和保持時間tHOLD的和來定義。保持時間tHOLD意指從時鐘信號CK的上升沿到輸入信號D的數(shù)據(jù)被維持的時間點的時間。隨著采樣窗口變窄，維持輸入信號D的數(shù)據(jù)所需的時間被縮短。這意味著在包括觸發(fā)器的時序電路的情況下維持輸入信號D的數(shù)據(jù)所必要的組件(例如，緩沖器)的數(shù)量減少。因此，采樣窗口的減小使得能夠減少用于實現(xiàn)包括觸發(fā)器的時序電路的面積并且由此降低功耗。在下文中，將描述根據(jù)本發(fā)明概念的示例性實施例的觸發(fā)器，其具有比常規(guī)觸發(fā)器(例如，主從型觸發(fā)器或基于脈沖的觸發(fā)器)的采樣窗口更窄的采樣窗口。圖2是圖示根據(jù)本發(fā)明一般概念的示例性實施例的觸發(fā)器1000的方框圖。如圖 2中所示，觸發(fā)器1000包括觸發(fā)電路1100和鎖存器部件1200。觸發(fā)電路1100接收時鐘信號CK和輸入信號D以輸出信號QN。觸發(fā)電路1100在時鐘信號CK的邏輯高間隔期間存儲在時鐘信號的上升沿確定的輸入信號D的數(shù)據(jù)。觸發(fā)電路1100包括評估部件1110、條件延遲部件1120以及保持器邏輯部件1130。評估部件1110接收時鐘信號CK和輸入信號D。評估部件1110根據(jù)在時鐘信號 CK的上升沿確定的輸入信號D的數(shù)據(jù)對信號QN進(jìn)行放電以輸出信號QN的第一狀態(tài)，或者切斷信號QN的放電通路以輸出信號QN的第二狀態(tài)。評估部件1110的操作被稱為評估操作。為了快速執(zhí)行作為評估操作的觸發(fā)電路1100的主要操作，評估部件1110可以由與條件延遲部件1120相比每個都具有更寬的溝道寬度和更短的溝道長度的晶體管形成。條件延遲部件1120接收時鐘信號CK和輸入信號D。條件延遲部件1120經(jīng)由反饋回路接收信號QN。在時鐘信號CK的邏輯高間隔期間，條件延遲部件1120基于信號D和QN的數(shù)據(jù)對信號FB進(jìn)行放電或者切斷信號FB的放電通路。在時鐘信號CK的邏輯高間隔，對信號FB和QN進(jìn)行放電以具有彼此不相同的邏輯電平。也就是說，如果信號QN具有邏輯高電平，則條件延遲部件1120對信號FB進(jìn)行放電使得信號FB轉(zhuǎn)向邏輯低電平。如果信號QN處于邏輯低電平，則條件延遲部件1120切斷信號FB的放電通路使得信號FB維持邏輯高電平。為了減少由條件延遲部件1120所消耗的功率，條件延遲部件1120的晶體管被形成為具有與評估部件1110的晶體管相比較小的尺寸(例如，每個都具有更窄溝道寬度的晶體管)。保持器邏輯部件1130接收信號QN和FB。當(dāng)信號QN或FB被放電時，保持器邏輯部件1130維持沒有正在被放電的信號FB或QNO以具有邏輯高電平。例如，當(dāng)信號QN被放電時，保持器邏輯部件1130以電源電壓Vdd來對信號FB進(jìn)行充電使得信號FB維持邏輯高電平。在另一方面，如果信號FB被放電，則保持器邏輯部件1130以電源電壓Vdd來對信號 QN進(jìn)行充電使得信號QN維持邏輯高電平。保持器邏輯部件1130維持信號QN或FB的邏輯電平，而不管輸入信號D如何變化。 例如，信號QN和FB可以分別通過評估部件1110和條件延遲部件1120具有邏輯高電平和邏輯低電平。并且然后，當(dāng)輸入信號D的邏輯電平轉(zhuǎn)變時，保持器邏輯部件1130維持具有邏輯高電平和邏輯低電平的信號QN和FB而不管輸入信號D如何轉(zhuǎn)變。觸發(fā)電路1100在時鐘信號CK的邏輯高間隔(即，半個周期)期間存儲在時鐘信號CK的上升沿確定的輸入信號D的數(shù)據(jù)，。評估部件1110根據(jù)輸入信號D的數(shù)據(jù)對在時鐘信號CK的上升沿確定的信號QN 進(jìn)行評估。條件延遲部件1120對具有不同于信號QN的邏輯電平的邏輯電平的信號FB進(jìn)行放電。保持器邏輯部件1130使用具有不同的邏輯電平的信號QN和FB在時鐘信號CK的邏輯高間隔期間維持信號QN的邏輯電平。因此，在時鐘信號CK的上升沿確定的輸入信號 D的數(shù)據(jù)被轉(zhuǎn)換為信號QN的邏輯電平，并且維持信號QN的邏輯電平持續(xù)時鐘信號CK的邏輯高間隔。如果時鐘信號CK處于邏輯低電平，則觸發(fā)電路1100將信號QN和FB重置為邏輯高電平。如圖2中所示，觸發(fā)器1000包括鎖存器部件1200，從而即使在時鐘信號CK的邏輯低間隔期間也維持信號QN和FB。當(dāng)鎖存器部件1200接收來自觸發(fā)電路1100的信號QN時，鎖存器部件1200發(fā)出輸出信號Q。在時鐘信號CK的邏輯低間隔期間，鎖存器部件1200保留在時鐘信號CK的邏輯低間隔確定的信號QN的邏輯電平。也就是說，觸發(fā)電路1100可以與鎖存器部件1200 — 起執(zhí)行通常的觸發(fā)器操作。圖3是圖示了根據(jù)本發(fā)明一般概念的示例性實施例的圖2的觸發(fā)電路1100的電路圖。參考圖2和3，評估部件1110包括PMOS晶體管PI。PMOS晶體管Pl響應(yīng)于時鐘信號CK來工作，并且在時鐘信號CK的邏輯低間隔期間將信號QN重置為邏輯高電平。評估部件1110進(jìn)一步包括串聯(lián)堆疊的至少三個NMOS晶體管m、N2和N3。NMOS晶體管N1、N2和N3分別響應(yīng)于輸入信號D、時鐘信號CK和信號FB來工作。NMOS晶體管Ni、 N2和N3根據(jù)輸入信號D的數(shù)據(jù)對信號QN進(jìn)行評估?？梢圆煌匦薷腘MOS晶體管Ni、N2 和N3的結(jié)構(gòu)，稍后將參考圖9、10以及11對其進(jìn)行更充分的描述。
條件延遲部件1120包括PMOS晶體管P4。PMOS晶體管P4響應(yīng)于時鐘信號CK來工作。在時鐘信號CK的邏輯低間隔期間，PMOS晶體管P4將信號FB重置為邏輯高電平。條件延遲部件1120進(jìn)一步包括串聯(lián)連接的三個NMOS晶體管N6至N8。NMOS晶體管N6、N7和N8被配置為響應(yīng)于信號QN、輸入信號D的反轉(zhuǎn)形式(在下文中，稱為DB)以及時鐘信號CK而對信號FB進(jìn)行放電。由于NMOS晶體管N6的柵極與信號QN連接，所以當(dāng)信號QN具有邏輯高電平時信號FB被放電為邏輯低電平。也就是說，在時鐘信號CK的邏輯高間隔期間信號FB和QN具有不同的邏輯電平。保持器邏輯部件1130包括分別響應(yīng)于信號FB和QN來工作的兩個PMOS晶體管P2 和P3。當(dāng)信號FB和QN中的任何一個被放電時，PMOS晶體管P2和P3以邏輯高電平維持沒有正在被放電的信號。例如，當(dāng)信號QN被放電時，PMOS晶體管P3響應(yīng)于信號QN而被接通。 這使得信號FB能夠被充電到邏輯高電平。保持器邏輯部件1130進(jìn)一步包括兩個NMOS晶體管N4和N5，晶體管N4和N5分別經(jīng)由反轉(zhuǎn)器Gl和G2連接到信號FB和QN，并且分別響應(yīng)于信號FB的反轉(zhuǎn)形式(在下文中，稱為FBB)和信號QN的反轉(zhuǎn)形式(在下文中，稱為QNB)來工作的兩個NMOS晶體管N4 和N5。在時鐘信號CK的邏輯高間隔期間，NMOS晶體管N4和N5以邏輯低電平保留信號FB 和QN而不管輸入信號D的數(shù)據(jù)如何變化。采用圖3中所示的觸發(fā)電路1100的實施例，觸發(fā)電路1100的評估部件1110由三個堆疊的NMOS晶體管N1、N2和N3形成。這個堆疊結(jié)構(gòu)使得輸入信號D的數(shù)據(jù)能夠在短于主從結(jié)構(gòu)的時間內(nèi)被反映到信號QN。對于快速的評估操作而言，NMOS晶體管Ni、N2和N3可以被設(shè)計成具有寬的溝道寬度和短的溝道長度。因此，與常規(guī)的主從結(jié)構(gòu)觸發(fā)器相比，利用圖3中的觸發(fā)電路1100 的觸發(fā)器1000(參考圖2)可以在更短的時間內(nèi)執(zhí)行評估操作。因此，與常規(guī)的主從結(jié)構(gòu)觸發(fā)器相比，可以縮短使用圖3中的觸發(fā)電路1100的觸發(fā)器1000(參考圖2、的輸入到輸出時間DtoQ。另外，在觸發(fā)電路1100的條件延遲部件1120對信號FB進(jìn)行放電的情況下，對信號FB進(jìn)行放電的所花費(fèi)的時間基本上可以由一個晶體管N8來確定，如圖3的觸發(fā)電路 1100中所描述的。因此，對信號FB進(jìn)行放電所需要的對輸入信號D的數(shù)據(jù)保持時間也可以
由晶體管N8來確定。由于輸入信號D的數(shù)據(jù)保持時間僅由一個晶體管來確定，所以與主從型觸發(fā)器或基于脈沖的觸發(fā)器相比，使用圖3中的觸發(fā)電路1100的觸發(fā)器1000的采樣窗口可以變窄。 將參考圖5至8對此進(jìn)行更充分的描述。圖4是圖示圖3的觸發(fā)電路的操作的時序圖。參考間隔Tl和T2，當(dāng)輸入信號D的數(shù)據(jù)在時鐘信號CK的上升沿具有邏輯高電平時，信號QN的邏輯低電平由觸發(fā)電路1100來保留而不管輸入信號D如何變化。另外，參考間隔T3和T4，當(dāng)輸入信號D的數(shù)據(jù)在時鐘信號CK的上升沿具有邏輯低電平時，信號QN的邏輯高電平由觸發(fā)電路1100來維持而不管輸入信號D如何變化。也就是說，觸發(fā)電路1100根據(jù)對應(yīng)于時鐘信號CK的上升沿的輸入信號D的數(shù)據(jù)來對信號QN進(jìn)行評估并且在時鐘信號CK的邏輯高間隔內(nèi)維持信號QN的評估值。在時鐘信號CK的邏輯低間隔內(nèi)，觸發(fā)電路1100將信號QN重置為邏輯高電平。
下文中，將參考圖5至8更充分地描述圖3的觸發(fā)電路1100關(guān)于間隔T 1至T4 的操作。圖5是圖示觸發(fā)電路1100關(guān)于圖4中所示間隔Tl的操作的圖。如圖4和5中所示，輸入信號D的數(shù)據(jù)在間隔Tl具有邏輯高電平。下文中，將參考圖3至5更充分地描述觸發(fā)電路1100在間隔Tl處的操作。在間隔Tl之前，時鐘信號CK具有邏輯低電平。因此，評估部件1110的PMOS晶體管Pl被接通，NMOS晶體管N2被斷開。這意味著根據(jù)電位Vdd以邏輯高電平來對信號QN進(jìn)行充電。另外，由于條件延遲部件1120的PMOS晶體管P4被接通并且其NMOS晶體管N8被斷開，因此根據(jù)電位Vdd以邏輯高電平來對信號FB進(jìn)行充電。在間隔Tl，時鐘信號CK從邏輯低電平轉(zhuǎn)變到邏輯高電平。由于時鐘信號CK轉(zhuǎn)變到邏輯高電平，所以NMOS晶體管N2被接通。由于信號FB在間隔Tl具有邏輯高電平，所以 NMOS晶體管N3被接通。因此，如果時鐘信號CK從邏輯低電平轉(zhuǎn)變到邏輯高電平，則評估部件1110的NMOS晶體管N2和N3被接通。在這里，由于根據(jù)輸入信號D的邏輯高電平NMOS 晶體管m被接通，所以由接通的NMOS晶體管Ni、N2和N3形成了信號QN的放電通路。這意味著根據(jù)其放電操作對信號QN進(jìn)行放電。在這種情況下，由于根據(jù)輸入信號D的邏輯高電平信號DB具有邏輯高電平，所以條件延遲部件1120的NMOS晶體管N7被斷開。因此，信號FB的放電通路被切斷，并且信號 FB可能浮動片刻。但是，根據(jù)信號QN的放電操作保持器邏輯部件1130的PMOS晶體管P3 被接通。因此，信號FB被恢復(fù)或維持為邏輯高電平。也就是說，在輸入信號D的數(shù)據(jù)維持邏輯高電平的情況下，評估部件1110將信號 QN放電為邏輯低電平，條件延遲部件1120中斷信號FB的放電通路并接通PMOS晶體管P3， 并且保持器邏輯部件1130維持信號FB的邏輯高電平。在預(yù)充電間隔期間，時鐘信號CK從邏輯高電平轉(zhuǎn)變到邏輯低電平。在這種情況下，評估部件1110的PMOS晶體管Pl和條件延遲部件1120的PMOS晶體管P4被接通。因此，根據(jù)電位Vdd信號QN和FB被充電為邏輯高電平。在這里，根據(jù)信號QN的邏輯低電平NMOS晶體管N5被接通，并且根據(jù)時鐘信號CK 的邏輯高電平NMOS晶體管N8被接通。因此，接通的NMOS晶體管N5和N8在間隔Tl可以形成信號QN的另一放電通路。在間隔Tl，信號QN的放電速度可以確定觸發(fā)電路1100的速度。也就是說，信號 QN的放電速度越高，觸發(fā)電路1100的輸入到輸出時間DtoQ越短。因此，為了實現(xiàn)高速工作的觸發(fā)電路1100，評估部件1110的NMOS晶體管可以被設(shè)計為具有大的尺寸(例如，寬的溝道寬度和短的溝道長度)。圖6是圖示觸發(fā)電路1100關(guān)于圖4中所示間隔T2的操作的時序圖。參考圖4和 6，輸入信號D的數(shù)據(jù)從邏輯高電平轉(zhuǎn)變到邏輯低電平。下文中，將參考圖3和6更充分地描述觸發(fā)電路1100在間隔P2的操作。時鐘信號CK在間隔T2之前可以具有邏輯低電平。在這種情況下，信號QN和ra 具有邏輯高電平。這個與圖5的情況相同，并且因此省略其描述。在間隔T2，時鐘信號CK從邏輯低電平轉(zhuǎn)變到邏輯高電平。在這種情況下，信號QN 被放電，并且信號FB維持邏輯高電平。這與圖5中所描述的情況相同，并且因此省略了其描述。當(dāng)完成了信號QN的放電操作時，輸入信號D從邏輯高電平轉(zhuǎn)變到邏輯低電平。在這種情況下，評估部件1110的NMOS晶體管m被斷開，使得評估部件1110的放電通路被切斷。但是，因為由于信號QN的放電使信號QNB具有邏輯高電平，所以保持器邏輯部件1130 的NMOS晶體管N5被接通。由于根據(jù)時鐘信號CK的邏輯高間隔條件延遲部件1120的nNMOS 晶體管N8繼續(xù)維持接通狀態(tài)，所以信號QN經(jīng)由NMOS晶體管N5和N8形成的放電通路放電， 從而使得能夠維持信號QN的邏輯低電平。在這種情況下，由于信號QN具有邏輯低電平，所以保持器邏輯部件1130的PMOS晶體管P3被接通，并且信號FB維持邏輯高電平。因此，盡管輸入信號D的數(shù)據(jù)在間隔T2從邏輯高電平轉(zhuǎn)變到邏輯低電平，但是信號QN和FB分別維持邏輯低電平和邏輯高電平。因此，盡管輸入信號D的數(shù)據(jù)從邏輯高電平轉(zhuǎn)變到邏輯低電平，但是信號QN和FB 通過保持器部件1130而分別維持邏輯低電平和邏輯高電平。預(yù)充電間隔的操作與圖5中所描述的情況類似，并且因此省略了其描述。圖7是圖示觸發(fā)電路1100關(guān)于圖4中所示間隔T3的操作的時序圖。如圖4和7 中所示，輸入信號D的數(shù)據(jù)在間隔T3維持邏輯低電平。下文中，將參考圖3和7更充分地描述觸發(fā)電路1100關(guān)于間隔T3的操作。時鐘信號CK在間隔T3之前具有邏輯低電平。在這種情況下，信號QN和FB具有邏輯高電平。這與圖5中所描述的情況相同，并且因此省略了其描述。在間隔T3，時鐘信號CK從邏輯低電平轉(zhuǎn)變到邏輯高電平。由于時鐘信號CK轉(zhuǎn)變到邏輯高電平，所以條件延遲部件1120的NMOS晶體管N8被接通。另外，由于信號DB和QN 在時鐘信號CK的轉(zhuǎn)變定時處具有邏輯高電平，所以條件延遲部件1120的NMOS晶體管N6 和N7維持接通狀態(tài)。因此，條件延遲部件1120的NMOS晶體管N6和N7都被接通，并且通過條件延遲部件1120的NMOS晶體管N6、N7和N8的放電通路對信號FB進(jìn)行放電。在時鐘信號CK從邏輯低電平轉(zhuǎn)變到邏輯高電平的情況下，評估部件1110的PMOS 晶體管Pl被斷開，并且NMOS晶體管N2被接通。因此，信號QN可能浮動片刻。但是，當(dāng)信號FB被放電時，保持器邏輯部件1130的PMOS晶體管P2被接通。因此，信號QN恢復(fù)(或維持)為邏輯高電平。也就是說，在輸入信號D的數(shù)據(jù)維持邏輯低電平的情況下，評估部件1110中斷了信號QN的放電通路，條件延遲部件1120對信號FB進(jìn)行放電，并且保持器邏輯部件1130將信號QN維持在邏輯高電平。信號FB的放電速度可以不影響觸發(fā)電路1100的速度。也就是說，觸發(fā)電路1100 的輸入到輸出時間DtoQ可以由圖5和6中所示的信號QN的放電速度來確定，并且信號FB 的放電速度可能不很大地影響觸發(fā)電路1100的輸入到輸出時間DtoQ。在這種情況下，為了降低晶體管的功耗，與評估部件1110的NMOS晶體管N1、N2和N3相比，條件延遲部件1120 的NMOS晶體管N6、N7和N8可以被設(shè)計為具有小的尺寸(例如，窄的溝道寬度)。參考圖5、6和7，由于條件延遲部件1120的NMOS晶體管N6、N7和N8被形成為具有小的尺寸，所以與信號QN的放電操作相比，可以在延遲之后進(jìn)行信號FB的放電操作。圖8是圖示觸發(fā)電路1100關(guān)于圖4中所示間隔T4的操作的時序圖。如圖4和8 中所示，輸入信號D的數(shù)據(jù)在間隔T4內(nèi)從邏輯低電平轉(zhuǎn)變到邏輯高電平。下文中，將參考圖3和8更充分地描述觸發(fā)電路1100在間隔T4的操作。在間隔T4之前時鐘信號CK具有邏輯低電平。在這種情況下，信號QN和FB分別具有邏輯高電平。這與圖5中所描述的情況相同，并且因此省略了其描述。在間隔T4，時鐘信號CK從邏輯低電平轉(zhuǎn)變到邏輯高電平。在這種情況下，根據(jù)條件延遲通路1120的NMOS晶體管N6、N7和N8的放電通路對信號FB進(jìn)行放電，并且根據(jù)電位Vdd信號QN維持邏輯高電平。這與圖7中所描述的情況類似，并且因此省略了其描述。當(dāng)完成了信號FB的放電操作時，輸入信號D的數(shù)據(jù)從邏輯低電平轉(zhuǎn)變到邏輯高電平。在這種情況下，條件延遲部件1120的NMOS晶體管N7被斷開，從而使得條件延遲部件 1120的放電通路被中斷。但是，因為由于信號FB的放電使信號FBB具有高電平，所以保持器邏輯部件1130的NMOS晶體管N4被接通。由于NMOS晶體管N8被連續(xù)地接通持續(xù)時鐘信號CK的邏輯高間隔，所以信號FB經(jīng)由NMOS晶體管N4和N8與接地電壓連接。因此，信號FB維持邏輯低電平。當(dāng)信號FB具有邏輯低電平時，保持器邏輯部件1130的PMOS晶體管P2被接通并且信號QN維持邏輯高電平。因此，盡管輸入信號D的數(shù)據(jù)在間隔T4內(nèi)從邏輯低電平轉(zhuǎn)變到邏輯高電平，但是信號FB和QN分別維持邏輯低電平和邏輯高電平。因此，盡管輸入信號D的數(shù)據(jù)從邏輯低電平轉(zhuǎn)變到邏輯高電平，但是信號FB和QN 通過保持器邏輯部件1130而分別維持邏輯低電平和邏輯高電平。圖2的觸發(fā)器1000具有比常規(guī)觸發(fā)器(例如，主從型觸發(fā)器)的采樣窗口更窄的采樣窗口。這可以通過縮短在觸發(fā)電路1100中維持輸入信號D的邏輯電平所花費(fèi)的時間來實現(xiàn)。參考圖8，信號FB的放電操作可以在輸入信號D的變化之前結(jié)束以便于保留信號 FB的邏輯低電平而不管輸入信號D的數(shù)據(jù)如何變化。換句話說，輸入信號D需要最小限度地維持邏輯高電平直到完成了信號FB的放電操作為止。采樣窗口表示保留輸入信號D的邏輯電平所需要的最少時間。因此，完成信號FB的放電操作所花費(fèi)的時間可以確定觸發(fā)電路1100的采樣窗口。信號FB經(jīng)由條件延遲部件1120的NMOS晶體管N6、N7和N8連接到諸如接地電壓的電位。由于NMOS晶體管N6、N7和N8在時鐘信號CK的上升沿被接通，所以信號FB的放電時間可以由NMOS晶體管N8來確定。這意味著觸發(fā)電路1100的采樣窗口被NMOS晶體管 N8延遲。觸發(fā)電路1100的采樣窗口僅被單個NMOS晶體管N8延遲是可能的。另一方面，如本領(lǐng)域所熟知的，常規(guī)主從型觸發(fā)器或基于脈沖的觸發(fā)器的采樣窗口可能由于多個晶體管而被加寬。因此，觸發(fā)電路1100和包括觸發(fā)電路1100的觸發(fā)器 1000 (參考圖幻可以具有比常規(guī)觸發(fā)器的采樣窗口更窄的采樣窗口。同時，參考圖6，信號QN的放電操作可能需要在輸入信號D的變化之前結(jié)束以便于維持信號QN的邏輯低電平而不管輸入信號D的數(shù)據(jù)如何變化。也就是說，完成信號QN的放電操作所花費(fèi)的時間可以確定觸發(fā)電路1100的采樣窗口。但是，為了快速執(zhí)行評估操作， 與評估部件1110的NMOS晶體管N6、N7和N8相比，評估部件1110的NMOS晶體管N1、N2和 N3可以被形成為具有相對大的尺寸。在這種情況下，信號QN的放電時間變得比信號FB的放電時間更短，從而使得觸發(fā)電路1100的采樣窗口可以由信號FB的放電時間來確定。如上文中所描述的，根據(jù)本發(fā)明概念的示例性實施例的觸發(fā)電路1100可以在時鐘CK的邏輯高間隔期間存儲在時鐘信號CK的上升沿確定的輸入信號D的數(shù)據(jù)。為此，觸發(fā)電路1100可以包括評估部件1110、條件延遲部件1120以及保持器邏輯部件1130。觸發(fā)電路1100以高速工作并且具有比常規(guī)觸發(fā)器更窄的采樣窗口?？梢圆煌匦薷暮透淖冇|發(fā)電路1100。例如，可以不同地修改觸發(fā)電路1100中的評估部件1110的堆疊結(jié)構(gòu)。另外，能夠在觸發(fā)電路1100中合并晶體管以便于在小面積內(nèi)形成。下文中，將參考圖9至14更充分地描述觸發(fā)電路的各種示例。圖9、10和11是圖示作為根據(jù)本發(fā)明概念的示例性實施例的圖3的觸發(fā)電路的評估部件的評估部件1111的圖。為了描述，在圖3和9至11中，具有相同的柵極輸入的晶體管由相同的附圖標(biāo)記來表示。如圖9、10和11中所圖示，可以不同地改變圖3中的評估部件1110的堆疊結(jié)構(gòu)。 例如，參考圖9，評估部件1111的堆疊結(jié)構(gòu)可以被配置成使得改變圖3中的評估部件1110 的NMOS晶體管附和N2的位置。參考圖10，評估部件1112的堆疊結(jié)構(gòu)可以被配置成使得改變圖3中的評估部件1110的NMOS晶體管N2和N3的位置。另外，參考圖11，評估部件 1113的堆疊結(jié)構(gòu)可以被配置成使得改變圖3中的評估部件1110的NMOS晶體管m和N3的位置。盡管改變了堆疊結(jié)構(gòu)，但是圖9至11中的評估部件1111到1113的評估操作以與圖 3中的方式相同的方式執(zhí)行。因此，圖3中的條件延遲部件1120和保持器邏輯部件1130與圖9到11中的評估部件1111至1113中的每一個連接以執(zhí)行相同的操作，并且因此省略了其描述。圖12是圖示根據(jù)本發(fā)明概念的實施例，具有圖3的觸發(fā)電路的條件延遲部件的觸發(fā)電路1100A的電路圖。參考圖12，與圖3的觸發(fā)電路1100的條件延遲部件1120相比，觸發(fā)電路1100A的條件延遲部件1121進(jìn)一步包括延遲鏈G4和G5。通過延遲鏈G4和G5，與圖3中的條件延遲部件1120的NMOS晶體管N8的接通時間點相比，條件延遲部件1121的NMOS晶體管N8的接通時間點可以被延遲。NMOS晶體管N8的接通時間點的延遲使得能夠提高觸發(fā)電路1100A
的建立裕量。信號DB可能需要在時鐘信號CK的轉(zhuǎn)變時間點維持邏輯高電平，使得能夠穩(wěn)定地執(zhí)行圖3中的條件延遲部件1120的信號FB的放電操作。如果信號DB在時鐘信號CK的轉(zhuǎn)變時間點之后變高，則圖3的觸發(fā)電路1100可能由于建立違反(變化和裕量)的原因而異
常工作。能夠通過在條件延遲部件1121中增加延遲鏈G4和G4來防止上述問題。NMOS晶體管N8的接通時間被延遲鏈G4和G5延遲了，從而使得可以保證足夠的建立時間tSETUP。圖13是圖示根據(jù)本發(fā)明概念的實施例，具有圖3的觸發(fā)電路的評估部件和條件延遲部件的觸發(fā)電路1100B的電路圖。參考圖13，觸發(fā)電路1100B被配置成使得評估部件和條件延遲部件不是分開的而組合為控制部件。也就是說，觸發(fā)電路1100B可以被配置成使得信號QN的放電通路和信號 FB的放電通路共享NMOS晶體管N8?？梢詼p少形成圖13的觸發(fā)電路1100B所需的元件的數(shù)量。例如，參考圖3和13，圖13的觸發(fā)電路1100B與圖3的觸發(fā)電路相同，除了移除了圖 3的NMOS晶體管N2之外。圖14是圖示根據(jù)本發(fā)明概念的實施例接收兩個輸入信號的觸發(fā)電路1100C的電路圖。參考圖14，觸發(fā)電路1100C接收兩個輸入信號Dl和D2。也就是說，觸發(fā)電路1100C 在時鐘信號CK的上升沿根據(jù)輸入信號Dl和D2的數(shù)據(jù)對信號QN執(zhí)行評估操作。例如，圖14的觸發(fā)電路1100C被配置為根據(jù)輸入信號Dl和D2的或運(yùn)算來對信號 QN進(jìn)行評估。也就是說，觸發(fā)電路1100C被配置成使得接收輸入信號Dl和D2的NMOS晶體管NlA和NlB并聯(lián)地連接。因此，當(dāng)輸入信號Dl和D2中的至少一個具有高電平時，信號 QN被放電。當(dāng)輸入信號Dl和D2具有低電平時，信號QN的放電通路被中斷。在觸發(fā)電路1100C中，圖3的觸發(fā)電路1100的反轉(zhuǎn)器G3被或非門G3取代。因此， 圖14的觸發(fā)電路1100C操作類似于圖3的觸發(fā)電路，并且因此省略了其描述。觸發(fā)電路1100C被示例性地圖示在圖14中，但是本發(fā)明概念不局限于此。例如， 圖3的觸發(fā)電路1100被配置為根據(jù)輸入信號Dl和D2的與運(yùn)算來對信號QN進(jìn)行評估。在這種情況下，接收輸入信號Dl和D2的NMOS晶體管NlA和WB串聯(lián)地連接，并且圖14的或非門可以使用與非門來代替。如上文中所描述，能夠根據(jù)本發(fā)明概念的示例性實施例不同地改變觸發(fā)電路 1100。另外，如圖2中所示，觸發(fā)電路1100與鎖存器部件1200連接以與常規(guī)觸發(fā)器一樣進(jìn)行操作。下文中，將參考圖15至19更多地描述與觸發(fā)電路1100連接的鎖存器1200的各種實施例。圖15是圖示根據(jù)本發(fā)明概念的示例性實施例，作為圖2的觸發(fā)器1000的鎖存器部件1200的鎖存器部件1200A的方框圖。參考圖15，鎖存器部件1200A接收來自圖2的觸發(fā)器1000的觸發(fā)電路1100的信號QN和來自外部單元的時鐘信號CK。在本文中，時鐘信號CK是與提供給觸發(fā)電路1100的時鐘信號同步的信號。鎖存器部件1200A包括三個反轉(zhuǎn)器INI、IN2和IN3。反轉(zhuǎn)器mi是三態(tài)反轉(zhuǎn)器并且接收信號QN和CK。在時鐘信號CK的邏輯高間隔期間，反轉(zhuǎn)器mi對信號QN進(jìn)行反轉(zhuǎn)，并且發(fā)出信號QK的反轉(zhuǎn)形式為輸出信號Q。在時鐘信號CK的邏輯高間隔內(nèi)反轉(zhuǎn)的信號QN的數(shù)據(jù)通過反轉(zhuǎn)器IN2和IN3來鎖存。在時鐘信號CK具有邏輯低電平的情況下，反轉(zhuǎn)器IN2和IN3輸出鎖存的信號QN作為輸出信號Q。圖16是圖15的鎖存器部件1200A的操作的時序圖。如圖16中所示，在第一周期的間隔Tl，信號QN的邏輯電平被鎖存器部件1200A的反轉(zhuǎn)器mi反轉(zhuǎn)。在第一周期的預(yù)充電間隔，鎖存器部件1200A的反轉(zhuǎn)器IN2和IN3維持在間隔Tl所確定的輸出信號Q的邏輯電平。因此，對應(yīng)于時鐘信號CK的上升沿的輸入信號D的數(shù)據(jù)維持了第一周期。剩余周期的操作可以以與第一周期相同的方式來執(zhí)行，并且因此省略了其描述。圖17是圖示根據(jù)本發(fā)明概念的示例性實施例的圖15的鎖存器部件1200A的電路圖。參考圖16和17，鎖存器部件1200A包括反轉(zhuǎn)器部件1200A 1以執(zhí)行圖15的反轉(zhuǎn)器INl 的操作和圖15的反轉(zhuǎn)器IN2和IN3的操作。反轉(zhuǎn)器部件1200A_1由PMOS晶體管Pll以及兩個NMOS晶體管Nll和Nl2形成。 NMOS晶體管N12被接通持續(xù)時鐘信號CK的邏輯高間隔。此時，如果信號QN處于邏輯高電平，則PMOS晶體管Pll被斷開并且NMOS晶體管Nll被接通。因此，輸出信號Q被放電。這意味著不同于信號QN，輸出信號Q維持邏輯高電平。另一方面，如果信號QN處于邏輯低電平持續(xù)時鐘信號CK的邏輯高間隔，則PMOS 晶體管Pll被接通并且NMOS晶體管Nll被斷開。因此，輸出信號Q被充電。這意味著不同于信號QN，輸出信號Q維持邏輯低電平。因此，反轉(zhuǎn)器部件1200A_1對在時鐘信號CK的邏輯高電平確定的信號QN的邏輯電平進(jìn)行反轉(zhuǎn)。鎖存器部件1200A_2包括兩個PMOS晶體管P12和P13、一個匪OS晶體管附3以及一個反轉(zhuǎn)器IN4。在輸出信號Q在時鐘信號CK的邏輯高間隔具有邏輯高電平的情況下，PMOS晶體管P12被接通。如果時鐘信號CK從邏輯高電平轉(zhuǎn)變到邏輯低電平，則PMOS晶體管P13被接通。因此，輸出信號Q經(jīng)由PMOS晶體管P12和P13改變。在輸出信號Q在時鐘信號CK的邏輯高間隔具有邏輯低電平的情況下，NMOS晶體管Nll和N13被接通。盡管時鐘信號CK從邏輯高電平轉(zhuǎn)變到邏輯低電平，但是NMOS晶體管Nll和Nl3持續(xù)接通。因此，即使在時鐘信號CK的邏輯低間隔，鎖存器部件1200A_2也維持在時鐘信號 CK的邏輯高間隔確定的輸出信號Q的數(shù)據(jù)。因此，圖2中所示的觸發(fā)電路1100可以與鎖存器部件1200A_2 —起執(zhí)行通常的觸發(fā)器操作。盡管圖15、16和17示例性地圖示了鎖存器部件的實施例，但是本發(fā)明概念不局限于此。例如，圖2的鎖存器部件1200可以被配置為包括傳輸門電路等等?；蛘撸瑘D2的鎖存器部件1200能夠被配置為包括由PMOS晶體管和NMOS晶體管形成的保持器?；蛘撸瑘D2 的鎖存器部件1200的操作能夠由觸發(fā)電路1100的寄生電容來執(zhí)行。圖2的鎖存器部件 1200可以由R-S鎖存器形成是可能的。下文中，將參考圖18和19更充分地描述使用R-S 鎖存器的鎖存器部件1200。圖18和19是圖示根據(jù)本發(fā)明概念的其它示例性實施例的作為圖2的觸發(fā)器1000 的鎖存器部件1200的鎖存器部件1200B的圖。在圖18中，圖示了使用R-S鎖存器實現(xiàn)圖 2的鎖存器部件1200的示例。在圖19中，圖示了示出圖18的鎖存器部件1200B的操作的時序圖。參考圖18，鎖存器部件1200B可以由兩個與非門組成。鎖存器部件1200B響應(yīng)于信號QN和反轉(zhuǎn)的時鐘信號CKB發(fā)出輸出信號Q。每個都接收信號QN和CKB的輸入端子分別對應(yīng)于R-S鎖存器的端子R和S。發(fā)出鎖存器部件1200B的輸出信號的端子對應(yīng)R-S鎖存器的端子Q。如本領(lǐng)域眾所周知的，當(dāng)端子R和S的數(shù)據(jù)都為“0”時R-S鎖存器保持Q端子的輸出數(shù)據(jù)。根據(jù)R-S鎖存器的特性，如圖19中所示，鎖存器部件1200B在信號CKB和QN具有邏輯高電平的預(yù)充電間隔保持輸出信號Q的邏輯電平。如上文中所描述，觸發(fā)電路1100可以與鎖存器部件1200 —起執(zhí)行通常的觸發(fā)器操作。在這種情況下，鎖存器部件1200可以被形成為多樣的，如圖15至19中所描述的。然而，本發(fā)明概念沒有被限制。也就是說，觸發(fā)電路1100可以連接到鎖存器部件 1200以執(zhí)行通常的觸發(fā)器操作?；蛘?，觸發(fā)電路1100能夠應(yīng)用于不同類型的觸發(fā)器(例如，門控觸發(fā)器)。作為根據(jù)本發(fā)明概念的示例性實施例的觸發(fā)電路的示例，將在圖20-23 中描述具有觸發(fā)電路的門控觸發(fā)器。
圖20是圖示了根據(jù)本發(fā)明概念的示例性實施例的門控觸發(fā)器2000的方框圖。圖 20的門控觸發(fā)器2000可以使用圖2至14中所示的觸發(fā)電路來實現(xiàn)。門控觸發(fā)器2000被配置為僅在使能信號E的激活間隔內(nèi)輸出時鐘信號CK。參考圖20，門控觸發(fā)器2000包括觸發(fā)電路2100和組合邏輯部件2200。觸發(fā)電路2100包括評估部件2110、條件延遲部件2120以及保持器邏輯部件 2130。除輸入信號D(參考圖2)被使能信號E取代之外，評估部件2110與圖2中的相同。 另外，條件延遲部件2120和保持器邏輯部件2130與圖2中的那些相同。圖9至14中所描述的圖2的觸發(fā)電路1100的各種實施例可以被應(yīng)用于圖20中的觸發(fā)電路。組合邏輯部件2200響應(yīng)于信號QN輸出門控時鐘信號GCK?？梢允褂酶鞣N邏輯門來實現(xiàn)組合邏輯部件2200。圖21是圖示根據(jù)本發(fā)明概念的示例性實施例的圖20的門控觸發(fā)器2000的電路圖。為了描述，假定評估部件2110、條件延遲部件2120以及保持器邏輯部件2130與圖3中的那些相同。另外，假定使用邏輯門和反轉(zhuǎn)器來實現(xiàn)組合邏輯部件2200。圖22是圖示圖20的門控觸發(fā)器2000的操作的時序圖。參考圖21和22，評估部件2110響應(yīng)于使能信號E和時鐘信號CK對信號QN進(jìn)行評估。條件延遲部件2120對信號FB進(jìn)行放電以具有不同于信號QN的邏輯電平的邏輯電平。在時鐘信號CK的邏輯高間隔期間，保持器邏輯部件2130響應(yīng)于彼此具有不同邏輯電平的信號QN和FB來維持信號QN的邏輯電平。這可以以與圖3至8中所描述的方式類似的方式來執(zhí)行，并且因此省略了其描述。組合邏輯部件2200被配置為對信號QN進(jìn)行反轉(zhuǎn)。也就是說，門控時鐘信號GCK是通過對信號QN進(jìn)行反轉(zhuǎn)所獲得的信號。因此，如圖22中所示，組合邏輯部件2200在使能信號E的邏輯高間隔內(nèi)輸出與時鐘信號CK同步的門控時鐘信號GCK。組合邏輯部件2200 在使能信號E的邏輯低間隔輸出具有邏輯低電平的門控時鐘信號GCK。因此，根據(jù)本發(fā)明概念的示例性實施例的觸發(fā)電路2100能夠與組合邏輯部件2200 —起執(zhí)行門控觸發(fā)器的操作。根據(jù)本發(fā)明概念的示例性實施例的觸發(fā)電路可以應(yīng)用于支持掃描測試操作的門控觸發(fā)器。將參考圖23對此進(jìn)行更充分的描述。圖23是圖示根據(jù)本發(fā)明概念的示例性實施例的門控觸發(fā)器3000的電路圖。圖23 的門控觸發(fā)器3000包括圖14中的觸發(fā)電路1100C以支持掃描測試操作。參考圖23，門控觸發(fā)器3000操作使能信號E、掃描使能信號SE以及時鐘信號CK。 在本文中，掃描使能信號SE用于掃描測試操作。如果掃描使能信號SE變高，則門控觸發(fā)器3000輸出與時鐘信號CK同步的門控時鐘信號GCK而不管使能信號E的邏輯電平如何。如果掃描使能信號SE處于邏輯低電平，則門控觸發(fā)器3000以與圖21的門控觸發(fā)器2000相同的方式操作。門控觸發(fā)器3000基本上與圖14的觸發(fā)電路1100C相同，并且因此省略了其描述。參考圖對，觸發(fā)器電路可以包括評估部件MlO和控制部件M20。評估部件MlO 可以類似于圖3、21或23的評估部件。控制部件M20可以類似于圖3、21或23的條件延遲部件和保持器邏輯部件。例如，評估部件MlO可以包括具有電壓Vdd的電位和PMOS晶體管，以及由例如圖3的N1、N2和N3的NMOS晶體管形成的第一放電通路。
例如，控制部件M20可以包括由PMOS晶體管P2和P3以及電壓Vdd形成的電位和由NMOS晶體管N6和N7形成的第二放電通路。第二放電通路可以進(jìn)一步包括反轉(zhuǎn)器G3 并且可以用作對第一輸出信號QN和/或第二輸出信號FB進(jìn)行放電的通路。例如，控制部件M20可以進(jìn)一步包括由反轉(zhuǎn)器G2和NMOS晶體管N5形成的第三放電通路、由反轉(zhuǎn)器Gl 和NMOS晶體管N4形成的第四放電通路以及由NMOS晶體管N8形成的公共晶體管。在這里， 可以在時鐘信號的邏輯高電平激活公共晶體管以操作第二、第三和第四放電通路?？梢栽诘诙?、第三和第四放電通路的每一個中包括公共晶體管是可能的。第二、第三和第四放電通路可以被稱為執(zhí)行第二、第三和第四放電通路的操作的放電通路也是可能的。與常規(guī)的觸發(fā)器電路相比，根據(jù)本發(fā)明概念的示例性實施例的觸發(fā)器電路以高速操作。另外，根據(jù)本發(fā)明概念的示例性實施例的觸發(fā)器電路具有窄的采樣窗口并且適合于設(shè)計小面積或尺寸的時序電路。上文公開的主題被認(rèn)為是說明性的而不是限制性的，并且所附權(quán)利要求旨在涵蓋落入真實精神和范圍內(nèi)的所有這樣的修改、增強(qiáng)以及其它實施例。盡管已經(jīng)示出并且描述了本發(fā)明一般概念的一些實施例，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)了解的是在不背離本發(fā)明一般概念的原理和精神的情況下可以在這些實施例中做出改變，本發(fā)明一般概念的范圍在所附權(quán)利要求及其等同物中定義。
權(quán)利要求
1.一種觸發(fā)器電路，包括評估部件，所述評估部件連接到第一節(jié)點和第二節(jié)點，以根據(jù)所述第一節(jié)點的電壓電平使所述第二節(jié)點放電；條件延遲部件，所述條件延遲部件連接到所述第二節(jié)點，以使第三節(jié)點放電為具有與所述第二節(jié)點的電壓電平不同的電壓電平；以及保持器邏輯部件，所述保持器邏輯部件連接到所述第二節(jié)點和第三節(jié)點，以維持所述第二節(jié)點和第三節(jié)點中沒有正在被放電的一個的電壓電平。
2.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述評估部件包括第一晶體管，所述第一晶體管用于根據(jù)所述第一節(jié)點的電壓電平在所述第二節(jié)點與接地電壓之間形成電流通路；所述條件延遲部件包括第二晶體管，所述第二晶體管用于根據(jù)所述第二節(jié)點的電壓電平在所述第三節(jié)點與所述接地電壓之間形成電流通路；并且其中，如果當(dāng)所述第一晶體管被接通時所述第二節(jié)點被放電，則所述第二晶體管被斷開并且所述第三節(jié)點的放電通路被中斷。
3.根據(jù)權(quán)利要求2所述的觸發(fā)器電路，其中所述保持器邏輯部件包括第三晶體管，所述第三晶體管用于根據(jù)所述第二節(jié)點的電壓電平在電源電壓與所述第三節(jié)點之間形成電流通路；并且其中，如果所述第二節(jié)點被放電，則所述第三晶體管被接通以被所述電源電壓充電。
4.根據(jù)權(quán)利要求3所述的觸發(fā)器電路，其中所述保持器邏輯部件進(jìn)一步包括第四晶體管，所述第四晶體管用于根據(jù)所述第二節(jié)點的電壓電平在所述第二節(jié)點與接地電壓之間形成電流通路；并且當(dāng)所述第二節(jié)點被放電時，所述第四晶體管被接通，以維持所述第二節(jié)點的放電狀態(tài)。
5.根據(jù)權(quán)利要求2所述的觸發(fā)器電路，其中，如果所述第二節(jié)點被放電，則維持所述第一節(jié)點的電壓電平直到完成所述第二節(jié)點的放電操作為止。
6.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中，所述評估部件包括第一晶體管和第二晶體管，所述第一晶體管和第二晶體管彼此串聯(lián)連接，以分別響應(yīng)于時鐘信號和所述第一節(jié)點的電壓電平而在所述第二節(jié)點上形成放電通路。
7.根據(jù)權(quán)利要求6所述的觸發(fā)器電路，其中，所述評估部件進(jìn)一步包括第三晶體管，所述第三晶體管連接到所述第二晶體管，以根據(jù)所述第三節(jié)點的電壓電平在所述第二節(jié)點上形成放電通路。
8.根據(jù)權(quán)利要求7所述的觸發(fā)器電路，其中，所述評估部件進(jìn)一步包括第四晶體管，所述第四晶體管連接在電源電壓與所述第一晶體管之間，以根據(jù)時鐘信號在所述第二節(jié)點上形成充電通路。
9.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中，所述條件延遲部件包括第一晶體管和第二晶體管，所述第一晶體管和第二晶體管彼此串聯(lián)連接，以分別根據(jù)所述第二節(jié)點的電壓和所述第一節(jié)點的電壓在所述第三節(jié)點上形成放電通路。
10.根據(jù)權(quán)利要求9所述的觸發(fā)器電路，其中，所述條件延遲部件進(jìn)一步包括第三晶體管，所述第三晶體管連接到所述第二晶體管，以響應(yīng)于時鐘信號在所述第三節(jié)點上形成放電通路。
11.根據(jù)權(quán)利要求10所述的觸發(fā)器電路，其中，所述條件延遲部件進(jìn)一步包括第四晶體管，所述第四晶體管連接在電源電壓與所述第一晶體管之間，以形成用于以所述電源電壓對所述第三節(jié)點充電的通路。
12.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中，所述保持器邏輯部件包括第一晶體管，所述第一晶體管連接到所述第二節(jié)點，以根據(jù)所述第二節(jié)點的電壓電平在所述第二節(jié)點與接地電壓之間形成電流通路；和第二晶體管，所述第二晶體管連接到所述第二節(jié)點，以根據(jù)所述第三節(jié)點的電壓電平在所述第二節(jié)點與電源電壓之間形成電流通路；第三晶體管，所述第三晶體管連接到所述第三節(jié)點，以根據(jù)所述第三節(jié)點的電壓電平在所述第三節(jié)點與接地電壓之間形成電流通路；以及第四晶體管，所述第四晶體管連接到所述第三節(jié)點并且根據(jù)所述第二節(jié)點的電壓電平在所述第三節(jié)點與電源電壓之間形成電流通路。
13.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述評估部件和所述條件延遲部件分別接收時鐘信號并且在所述時鐘信號的上升沿被觸發(fā)，以使所述第二節(jié)點和所述第三節(jié)點中的一個放電；所述保持器邏輯部件在所述時鐘信號的邏輯高間隔處維持所述第二節(jié)點和第三節(jié)點中沒有正在被放電的一個的電壓電平；以及鎖存器部件，所述鎖存器部件用于在所述時鐘的邏輯低間隔期間維持在所述時鐘信號的邏輯高間隔處確定的所述第二節(jié)點和第三節(jié)點的電壓電平。
14.一種觸發(fā)器電路，包括評估部件，所述評估部件連接到輸入節(jié)點和輸出節(jié)點用于執(zhí)行評估操作，以根據(jù)經(jīng)由所述輸入節(jié)點提供的輸入信號的邏輯電平來改變或維持經(jīng)由所述輸出節(jié)點輸出的輸出信號的邏輯電平；條件延遲部件，所述條件延遲部件連接到所述輸出節(jié)點和反饋節(jié)點，以使經(jīng)由所述反饋節(jié)點輸出的反饋信號的邏輯電平改變或維持為具有與所述輸出信號的邏輯電平不同的邏輯電平；以及保持器邏輯部件，所述保持器邏輯部件連接到所述反饋節(jié)點和所述輸出節(jié)點，以在所述評估操作之后維持所述輸出信號的邏輯電平。
15.根據(jù)權(quán)利要求14所述的觸發(fā)器電路，其中根據(jù)時鐘信號的邊沿來觸發(fā)所述評估部件，以執(zhí)行所述評估操作；并且在所述評估操作之后，所述保持器邏輯部件在所述時鐘信號的半個周期期間維持所述輸出信號的邏輯電平。
16.根據(jù)權(quán)利要求15所述的觸發(fā)器電路，進(jìn)一步包括 鎖存器部件，所述鎖存器部件連接到所述輸出節(jié)點，其中在所述評估操作之后，所述鎖存器部件在所述時鐘信號的周期期間維持所述輸出信號的邏輯電平。
17.根據(jù)權(quán)利要求15所述的觸發(fā)器電路，進(jìn)一步包括 組合邏輯部件，所述組合邏輯部件連接到所述輸出節(jié)點，其中，所述組合邏輯部件包括反轉(zhuǎn)器，所述反轉(zhuǎn)器在所述評估操作之后對所述輸出信號的邏輯電平進(jìn)行反轉(zhuǎn)。
18.根據(jù)權(quán)利要求15所述的觸發(fā)器電路，其中所述條件延遲部件包括被配置成具有堆疊形式的至少兩個晶體管；并且所述條件延遲部件中包括的所述至少兩個晶體管中每一個的尺寸比所述評估部件中包括的所述至少兩個晶體管每一個的尺寸更大。
19.一種觸發(fā)器電路，包括評估部件，所述評估部件具有第一電位和第一放電通路，用于接收兩個信號并且根據(jù)由所述兩個信號選擇的所述電位和所述第一放電通路來輸出第一輸出信號；條件延遲部件，所述條件延遲部件具有第二電位和第二放電通路，用于接收所述兩個信號并且根據(jù)由所述第一輸出和所述兩個信號確定的所述第二電位和所述第二放電通路來生成第二輸出；以及保持器邏輯部件，所述保持器邏輯部件根據(jù)所述兩個信號、所述第一輸出和所述第二輸出的組合在所述兩個信號中的至少一個的轉(zhuǎn)變期間維持所述第一輸出信號和所述第二輸出信號的電平。
20.根據(jù)權(quán)利要求19所述的觸發(fā)器電路，其中所述第一放電通路由多個第一晶體管形成以具有第一特性；并且所述第二放電通路由多個第二晶體管形成以具有與所述第一特性不同的第二特性，使得所述第一放電通路的第一放電速度比所述第二放電通路的第二放電速度更快。
全文摘要
提供了一種觸發(fā)器電路，包括評估部件，該評估部件連接到第一節(jié)點和第二節(jié)點以根據(jù)第一節(jié)點的電壓電平對第二節(jié)點進(jìn)行放電；條件延遲部件，該條件延遲部件連接到第二節(jié)點以對第三節(jié)點進(jìn)行放電以具有不同于第二節(jié)點的電壓電平的電壓電平；以及保持器邏輯部件，該保持器邏輯部件連接到第二節(jié)點和第三節(jié)點以維持第二和第三節(jié)點中沒有正在被放電的一個的電壓電平。
文檔編號H03K3/027GK102487270SQ20111039278
公開日2012年6月6日 申請日期2011年12月1日 優(yōu)先權(quán)日2010年12月2日
發(fā)明者金珉修 申請人:三星電子株式會社