專利名稱：基于fpga的微型空間過采樣直流平衡串行解串器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于FPGA的微型空間過采樣直流平衡串行解串器，具體的說是一種涉及串并轉(zhuǎn)換技術(shù)、低擺幅差分技術(shù)、編解碼技術(shù)、時鐘數(shù)據(jù)恢復(fù)技術(shù)、串行通信技術(shù)的串行解串器。
背景技術(shù)：
串行解串器是一種主流的時分多路復(fù)用(TDM)、點(diǎn)對點(diǎn)(P2P)的串行通信技術(shù)。即在發(fā)送端多路低速并行信號被轉(zhuǎn)換成高速串行信號，經(jīng)過傳輸媒體(光纜或銅線)，最后在接收端高速串行信號重新轉(zhuǎn)換成低速并行信號。這種點(diǎn)對點(diǎn)的串行通信技術(shù)充分利用傳輸媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)目，從而大大降低通信成本。串行解串器具有廣泛的應(yīng)用。它最早應(yīng)用于廣域網(wǎng)(WAN)通信。國際上存在兩種廣域網(wǎng)標(biāo)準(zhǔn)一種是S0NET，主要通行于北美；另一種是SDH，主要通行于歐洲。這兩種廣域網(wǎng)標(biāo)準(zhǔn)制訂了不同層次的傳輸速率。目前萬兆(0C-192)廣域網(wǎng)已在歐美開始實(shí)行，而中國大陸已升級到2. 5千兆(0C-48)水平。串行解串器技術(shù)支持的廣域網(wǎng)構(gòu)成了國際互聯(lián)網(wǎng)絡(luò)的骨干網(wǎng)。串行解串器技術(shù)同樣應(yīng)用于局域網(wǎng)(LAN)通信。以太網(wǎng)是世界上最流行的局域網(wǎng)，其數(shù)據(jù)傳輸速率不斷演變。IEEE在2002年通過的萬兆以太網(wǎng)標(biāo)準(zhǔn)，把局域網(wǎng)傳輸速率提高到了廣域網(wǎng)的水平，并特意制訂了提供局域網(wǎng)和廣域網(wǎng)無縫聯(lián)接的串行WAN PHY。與此同時，串行解串器技術(shù)也廣泛應(yīng)用于不斷升級的存儲區(qū)域網(wǎng)(SAN)，例如光纖信道。但是，大多數(shù)串行解串器是獨(dú)立的專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)或?qū)Ｓ眉呻娐?ASIC) 器件，雖然，在過去幾年中已經(jīng)看到內(nèi)置串行解串器的FPGA器件系列，然而這些都是高端的FPGA，價格比較昂貴。萊迪斯半導(dǎo)體公司已經(jīng)推出了兩款帶有串行解串器的FPGA系列 LatticeECP2M和LatticeECP3。ECP2M和ECP3 FPGA為設(shè)計(jì)人員提供一個高性能的綜合平臺，以滿足他們設(shè)計(jì)下一代產(chǎn)品的需求。雖然這些產(chǎn)品性能比較高。但是，對于一般的設(shè)計(jì)者而言，這些產(chǎn)品還是比較昂貴的。在市場上，大部分的FPGA是沒有內(nèi)置串行解串器的，這滿足不了基于串行解串器的下一代產(chǎn)品設(shè)計(jì)的需求。基于此，本發(fā)明提出了一種基于FPGA 的微型空間過采樣直流平衡串行解串器。與其他一些技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于，可以在沒有內(nèi)置串行解串器的FPGA產(chǎn)品中用邏輯單元設(shè)計(jì)一個微型串行解串器以滿足基于串行解串器的產(chǎn)品的驗(yàn)證和開發(fā)。解決了在沒有串行解串器的FPGA中設(shè)計(jì)和驗(yàn)證基于串行解串器的設(shè)計(jì)問題。

發(fā)明內(nèi)容
本發(fā)明的目的是為了解決內(nèi)置串行解串器系列FPGA成本高的不足，大部分FPGA 產(chǎn)品沒有內(nèi)置串行解串器的問題，提出了一種基于FPGA的微型空間過采樣直流平衡串行解串器，并且具有低功耗的特點(diǎn)。本發(fā)明的技術(shù)方案是一種基于FPGA的微型空間過采樣直流平衡串行解串器，包括一個時鐘數(shù)據(jù)恢復(fù)模塊⑶R、一個8B/10B編碼器、一個8B/10B解碼器、第一、第二 2個異步FIFO緩沖模塊、1個并轉(zhuǎn)串模塊、一個串轉(zhuǎn)并模塊、一個差分信號輸出模塊、一個差分信號輸入模塊、一個成幀模塊、一個解幀模塊與一個時鐘產(chǎn)生模塊。連接方式如圖1所示在發(fā)送端，輸入數(shù)據(jù)經(jīng)過第一異步FIFO緩沖模塊緩沖后，輸入到成幀模塊，然后輸入8B/10B 編碼器中，再經(jīng)過并轉(zhuǎn)串模塊串行輸出，最后經(jīng)過差分信號輸出模塊中的發(fā)送端以差分信號的方式輸出；在接收端，差分信號經(jīng)過差分信號輸入模塊將差分信號后經(jīng)過時鐘數(shù)據(jù)恢復(fù)模塊CDR恢復(fù)數(shù)據(jù)和時鐘，恢復(fù)后，數(shù)據(jù)經(jīng)過串轉(zhuǎn)并模塊將串行信號轉(zhuǎn)變?yōu)椴⑿泻螅?jīng)過 8B/10B解碼器中的解碼，然后進(jìn)入解幀模塊解幀，最后經(jīng)過第二異步FIFO緩沖模塊緩沖輸出。其中，發(fā)送端與接收端的時鐘信號由時鐘管理模塊管理控制。上述時鐘數(shù)據(jù)恢復(fù)模塊CDR，采用了空間過采樣的方法進(jìn)行數(shù)據(jù)采樣，這樣可以解決FPGA系統(tǒng)頻率瓶頸問題。其基本結(jié)構(gòu)輸入數(shù)據(jù)和恢復(fù)的同頻率不同相位的時鐘進(jìn)入一個鑒相器進(jìn)行比較，產(chǎn)生超前/滯后信號(up/down)，這信號經(jīng)過一個超前滯后計(jì)數(shù)器后產(chǎn)生超前/滯后(early/later)信號給一個時鐘選擇模塊，控制6路同頻不同相的時鐘之間的切換，以保證采樣時鐘的上升沿在有效數(shù)據(jù)的之間，從而能夠得到正確的數(shù)據(jù)，并采用了反饋結(jié)構(gòu)去除了切換毛刺；所述時鐘經(jīng)兩個并聯(lián)的鎖相環(huán)產(chǎn)生所述6路同頻不同相的時鐘。目前利用FPGA實(shí)現(xiàn)時鐘恢復(fù)電路的方法，基本都是利用FPGA內(nèi)部的鎖相環(huán)產(chǎn)生N*f的高頻時鐘，然后再根據(jù)輸入信號控制對高速時鐘的分頻，從而產(chǎn)生與輸入信號同步的時鐘信號。其中N決定了恢復(fù)時鐘信號的精度，通常N為8，因此輸入信號如果是100MHz，則系統(tǒng)的工作頻率必須達(dá)到800MHz，對于中高端的FPGA，如此高的工作頻率顯然無法承受?；诖耍景l(fā)明使用了空間過采樣的方法。產(chǎn)生的方法是利用鎖相環(huán)產(chǎn)生不同相位的同頻率的時鐘信號，然后再根據(jù)控制信號控制輸出時鐘在這些時鐘之間進(jìn)行切換，從而使輸入數(shù)據(jù)實(shí)現(xiàn)同步。這樣就不需要鎖相環(huán)產(chǎn)生高頻時鐘，從而解決了系統(tǒng)頻率的瓶頸問題。上述的編碼器和解碼器，采用了 8B/10B編碼器與8B/10B解碼器，這種傳輸碼由 IBM corporation在20世紀(jì)80年代初開發(fā)，8B/10B編碼器可將每個并行數(shù)據(jù)字節(jié)映射為一個IObit的代碼，然后將該IObit碼串行化，轉(zhuǎn)送到一個串行隊(duì)上，可確保每個周期內(nèi)有多次邊沿切換，并實(shí)現(xiàn)直流平衡(所發(fā)送的0和1的數(shù)量相平衡)。數(shù)據(jù)流中頻繁的邊沿切換使得接收器能與輸入數(shù)據(jù)流實(shí)現(xiàn)同步。直流平衡使得對交流耦合負(fù)載、長電纜和光電模塊的驅(qū)動成為可能。上述的異步FIFO緩沖模塊，采用了乒乓操作，乒乓操作比較適合流水線操作，并選擇了單口 RAM減少了地址線。上述的并轉(zhuǎn)串模塊和串轉(zhuǎn)并模塊，采用了移位寄存器結(jié)構(gòu)即將10個D觸發(fā)器串行連接，數(shù)據(jù)根據(jù)時鐘節(jié)拍移位，只有當(dāng)控制信號有效時，數(shù)據(jù)置入或輸出；對于控制信號產(chǎn)生電路，則由10個D觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器，外加邊沿檢測電路構(gòu)成。上述的時鐘產(chǎn)生模塊，采用了 FPGA中內(nèi)置的鎖相環(huán)PLL實(shí)現(xiàn)倍頻和分頻，以實(shí)現(xiàn)對時序的控制。本發(fā)明與現(xiàn)有技術(shù)相比較，具有如下優(yōu)點(diǎn) (1)本發(fā)明實(shí)現(xiàn)簡單，在FPGA中都可以實(shí)現(xiàn)。(2)本發(fā)明的解決了內(nèi)置串行解串器系列FPGA成本高的問題，使得在沒有內(nèi)置串行解串器的FPGA產(chǎn)品中也可以開發(fā)和驗(yàn)證一些基于串行解串器的產(chǎn)品。(3)本發(fā)明由于結(jié)構(gòu)簡單，這就使得功耗比較低。


圖1是系統(tǒng)總框圖。圖2是數(shù)據(jù)時鐘恢復(fù)模塊邏輯圖。圖3是8B/10B編碼器邏輯圖。圖4是8B/10B解碼器邏輯圖。圖5是異步FIFO緩沖模塊邏輯圖。圖6是并轉(zhuǎn)串模塊電路圖。圖7是串轉(zhuǎn)并模塊電路圖。圖8是并串轉(zhuǎn)換模塊控制信號產(chǎn)生電路圖。
具體實(shí)施例方式本發(fā)明的優(yōu)選實(shí)施例結(jié)合附圖詳述如下 實(shí)施例一
如圖1所示，本基于FPGA的微型空間過采樣直流平衡串行解串器包括一個時鐘數(shù)據(jù)恢復(fù)模塊CDR (1)、一個8B/10B編碼器(2)、一個8B/10B解碼器(3)、第一、第二 2個異步 FIFO緩沖模塊(4、4’)、1個并轉(zhuǎn)串模塊(5)、一個串轉(zhuǎn)并模塊(6)、一個差分信號輸出模塊 (7)、一個差分信號輸入模塊(8)、一個成幀模塊(9)、一個解幀模塊(10)與一個時鐘產(chǎn)生模塊(11)。其特征是在發(fā)送端，輸入數(shù)據(jù)經(jīng)過第一個異步FIFO緩沖模塊(4)緩沖后，輸入到成幀模塊(9)，然后輸入8B/10B編碼器(2)中編碼，再經(jīng)過并轉(zhuǎn)串模塊(5)串行輸出，最后經(jīng)過差分信號輸出模塊(7)中的發(fā)送端以差分信號的方式輸出；在接收端，差分信號經(jīng)過差分信號輸入模塊(8)將轉(zhuǎn)換信號后經(jīng)過時鐘數(shù)據(jù)恢復(fù)模塊CDR (1)恢復(fù)數(shù)據(jù)和時鐘，恢復(fù)后，數(shù)據(jù)經(jīng)過串轉(zhuǎn)并模塊(6)將串行信號轉(zhuǎn)變?yōu)椴⑿泻螅?jīng)過8B/10B解碼器(3)解碼，然后進(jìn)入解幀模塊(10)解幀，最后經(jīng)過第二異步FIFO緩沖模塊(4’)緩沖輸出；其中，發(fā)送端與接收端的時鐘信號由時鐘產(chǎn)生模塊(11)管理控制。實(shí)施例二
本實(shí)施例與實(shí)施例一基本相同，特別之處如下 〈一〉、時鐘數(shù)據(jù)恢復(fù)模塊⑶R
如圖2 輸入數(shù)據(jù)和恢復(fù)的同頻率不同相位的時鐘進(jìn)入鑒相器進(jìn)行比較，產(chǎn)生超前/滯后信號(up/down)，這信號經(jīng)過超前滯后計(jì)數(shù)器后產(chǎn)生超前/滯后(early/later)信號給時鐘選擇模塊，控制6路同頻不同相的時鐘之間的切換，以保證采樣時鐘的上升沿在有效數(shù)據(jù)的之間，從而能夠得到正確的數(shù)據(jù)。其中這幾個模塊都使用恢復(fù)出來的時鐘號作為時鐘輸入以實(shí)現(xiàn)同步的目的。上述鑒相器采用超前滯后鑒相器，具體電路如圖所示，利用四個D觸發(fā)器對輸入信號Din進(jìn)行采樣產(chǎn)生sl，s2，s3三個信號，如果s2=s3/=sl，則表示時鐘超前，up-down為高電平；如果sl=s2/=s3，則表示時鐘滯后，up-down為低電平；當(dāng)輸入信號連0或連1時 sl=s2=s3，valid為低電平，up-down無效。這兩個信號都必須用時鐘信號進(jìn)行同步產(chǎn)生，否則電路可能由于sl，s2, s3的延遲差進(jìn)入一種死鎖狀態(tài)。采用計(jì)數(shù)器模塊是因?yàn)殍b相器只有兩種狀態(tài)，如果直接將其輸出用做控制時鐘相位調(diào)整，則時鐘切換過于頻繁，而且輸入信號中的毛刺會引起誤操作。將信號經(jīng)過計(jì)數(shù)器進(jìn)行一段時間積累后產(chǎn)生控制信號?！炊?>、8B/10B 編碼器
參見圖3，本設(shè)計(jì)采用了 3級流水線的結(jié)構(gòu)并采用了查表法，8B/10B編碼由5B/6B編和 3B/10B來共同實(shí)現(xiàn)，其中低5位采用5B/6B編碼，高3位采用了 3B/4B編碼。圖中elk信號被省去，dtin為位并行輸入，K為K碼選擇控制端。主要由3個模塊組成k碼選擇模塊， 5B/6B編碼模塊和!3B/4B編碼模塊。在k碼選擇模塊中，使用12個存儲單元存儲控字符， 每個存儲單元有11位。數(shù)據(jù)編碼由5B/6B編碼和!3B/4B編碼共同完成，首先是進(jìn)行5B/6B 編碼，而將:3B/4B緩沖，再第二級流水線再對其進(jìn)行操作。與k碼選擇模塊相同，5B/6B編碼模塊使用32個存儲單元存儲6位的代碼，每個存儲單元是7位。首先，3B/4B編碼根據(jù)規(guī)則標(biāo)志位和5B/6B編碼后的最高位選擇正確的編碼方式并產(chǎn)生標(biāo)志信號。然后，將生成的 6位碼和4位碼組一起后輸出10位的數(shù)據(jù)碼。在第三級流水線，選擇模塊根據(jù)k碼的值輸出正確的碼。〈三>、8B/10B 解碼器
8B/10B解碼器是將接受到的10位碼復(fù)原為之前的8位碼，本設(shè)計(jì)是基于一種被稱為 "running disparity”的處理過程。參見圖4，與編碼器相同，解碼器也采用三級流水線結(jié)構(gòu)。解碼器主要由3部分組成3B/4B解碼器，5B/6B解碼器和k解碼器。由圖4知，在第一級流水線中，輸入數(shù)據(jù)分為高4位與低6位分別輸入3B/4B與 5B/6B解碼模塊解碼；同時K碼輸入到K解碼模塊解碼。在第二級流水線中，將解碼得到的數(shù)據(jù)輸入到8B/10B解碼模塊解碼，同時在直流平衡檢查模塊中檢查是否符合直流平衡，而 k解碼解得的k碼標(biāo)志位經(jīng)過D觸發(fā)器緩沖輸出，另外k解碼模塊得到另外的數(shù)據(jù)輸入到數(shù)據(jù)違規(guī)檢查模塊與控制違規(guī)檢查模塊檢查得到的數(shù)據(jù)是否符合規(guī)則。在地三級流水線中， 將會通過直流平衡檢查模塊與數(shù)據(jù)檢查模塊來判斷數(shù)據(jù)時否符合直流平衡，是否符合數(shù)據(jù)規(guī)則，只有兩者都滿足時，才會產(chǎn)生有效信號，表示數(shù)據(jù)有效，同時數(shù)據(jù)根據(jù)K碼標(biāo)志選擇數(shù)據(jù)輸出?！此摹?、異步FIFO緩沖模塊
參見圖5，異步FIFO緩沖模塊用于異步讀寫，有讀寫兩個時鐘，有讀寫兩個獨(dú)立的控制模塊，讀模塊控制讀，寫模塊控制寫，當(dāng)寫時鐘上升沿到來時，如果滿信號為0則寫指針加 1，反之則不加。讀模塊同理?？諠M信號的產(chǎn)生由異步比較讀寫指針產(chǎn)生從而來使讀空時停止讀，寫滿時停止寫，這樣就不會產(chǎn)生讀寫錯誤。由于采用了乒乓操作，就有兩塊RAM之間進(jìn)行切換，切換信號的產(chǎn)生也是由比較讀寫指針得到。〈五〉、串并轉(zhuǎn)換電路
參見圖6，并轉(zhuǎn)串電路可以通過D觸發(fā)器和計(jì)數(shù)器組成，由圖6可知，10個D觸發(fā)器串接而成，通過二選一模塊選擇置入的數(shù)，當(dāng)load信號有效時，10位數(shù)并行置入，然后再時鐘的控制下，對數(shù)據(jù)進(jìn)行移位此時，數(shù)據(jù)由10個D觸發(fā)器移位串行輸出。圖中的load信號時通過計(jì)數(shù)器實(shí)現(xiàn)的，當(dāng)計(jì)數(shù)器計(jì)數(shù)到10時，產(chǎn)生load信號，允許新的10位數(shù)值置入，否則數(shù)值禁止置入，圖中1省略了 load信號產(chǎn)生電路。參見圖7，串轉(zhuǎn)并電路結(jié)構(gòu)與并轉(zhuǎn)串相似，由10位D觸發(fā)器串接而成，在時鐘的控制下，數(shù)值同步的移位，先移出的值傳到寄存器寄存，此時禁止輸出，當(dāng)load信號有效時輸出新值，圖中沒有畫出load信號產(chǎn)生電路，其原理與并轉(zhuǎn)串的load信號產(chǎn)生相同。另外， 圖中沒有標(biāo)出復(fù)位信號。對于控制信號load的產(chǎn)生，使用了 10個寄存器夠成了環(huán)形計(jì)數(shù)器，將輸出結(jié)果連接到邊沿檢測電路產(chǎn)生load信號。如圖8所示，圖中省去了復(fù)位信號的連接?！戳?、時鐘產(chǎn)生模塊
由于FPGA內(nèi)鎖相環(huán)產(chǎn)生的時鐘，抖動小，相關(guān)性好，因此，本發(fā)明使用FPGA中內(nèi)置的鎖相環(huán)進(jìn)行時鐘的分頻和倍頻管理。
權(quán)利要求
1.一種基于FPGA的微型空間過采樣直流平衡串行解串器，包括一個時鐘數(shù)據(jù)恢復(fù)模塊CDR( 1)、一個8B/10B編碼器(2)、一個8B/10B解碼器(3)、第一、第二 2個異步FIFO緩沖模塊(4、4’)、1個并轉(zhuǎn)串模塊(5)、一個串轉(zhuǎn)并模塊(6)、一個差分信號輸出模塊(7)、一個差分信號輸入模塊(8)、一個成幀模塊(9)、一個解幀模塊(10)與一個時鐘產(chǎn)生模塊(11)；其特征是在發(fā)送端，輸入數(shù)據(jù)經(jīng)過第一異步FIFO緩沖模塊(4)緩沖后，輸入到成幀模塊(9)， 然后輸入8B/10B編碼器(2)中編碼，再經(jīng)過并轉(zhuǎn)串模塊(5)串行輸出，最后經(jīng)過差分信號輸出模塊(7)中的發(fā)送端以差分信號的方式輸出；在接收端，差分信號經(jīng)過差分信號輸入模塊(8)將轉(zhuǎn)換信號后經(jīng)過時鐘數(shù)據(jù)恢復(fù)模塊CDR (1)恢復(fù)數(shù)據(jù)和時鐘，恢復(fù)后，數(shù)據(jù)經(jīng)過串轉(zhuǎn)并模塊(6)將串行信號轉(zhuǎn)變?yōu)椴⑿泻?，?jīng)過8B/10B解碼器(3)解碼，然后進(jìn)入解幀模塊 (10)解幀，最后經(jīng)過第二異步FIFO緩沖模塊(4’ )緩沖輸出；其中，發(fā)送端與接收端的時鐘信號由時鐘產(chǎn)生模塊(11)管理控制。
2.根據(jù)權(quán)利要求1所述的基于FPGA的微型空間過采樣直流平衡串行解串器，其特征在于所述的時鐘數(shù)據(jù)恢復(fù)模塊CDR (1)采用了空間過采樣技術(shù)來提高工作頻率，其基本結(jié)構(gòu) 輸入數(shù)據(jù)和恢復(fù)的同頻率不同相位的時鐘進(jìn)入一個鑒相器(12)進(jìn)行比較，產(chǎn)生超前/滯后信號(up/down)，這信號經(jīng)過一個超前滯后計(jì)數(shù)器(13)后產(chǎn)生超前/滯后(early/later) 信號給一個時鐘選擇模塊(14)，控制6路同頻不同相的時鐘之間的切換，以保證采樣時鐘的上升沿在有效數(shù)據(jù)的之間，從而能夠得到正確的數(shù)據(jù)，并采用了反饋結(jié)構(gòu)去除了切換毛刺；所述時鐘經(jīng)并聯(lián)的鎖相環(huán)(15)和鎖相環(huán)(16)產(chǎn)生所述6路同頻不同相的時鐘。
3.根據(jù)權(quán)利要求1所述的基于FPGA的微型空間過采樣直流平衡串行解串器，其特征在于8B/10B編碼器(2)、8B/10B解碼器(3)，實(shí)現(xiàn)直流平衡的同時，使用3級流水線結(jié)構(gòu)，增大吞吐量，提高速度。
4.根據(jù)權(quán)利要求1所述的基于FPGA的微型空間過采樣直流平衡串行解串器，其特征在于異步FIFO緩沖模塊(4 )采用了乒乓結(jié)構(gòu)，提高吞吐量以提高處理速度，并使用了單口 ram 以減少地址線。
5.根據(jù)權(quán)利要求1所述的基于FPGA的微型空間過采樣直流平衡串行解串器，其特征在于并轉(zhuǎn)串模塊(5)與串轉(zhuǎn)并模塊(6)采用了移位寄存器的結(jié)構(gòu)即將10個D觸發(fā)器串行連接，數(shù)據(jù)根據(jù)時鐘節(jié)拍移位，只有當(dāng)控制信號有效時，數(shù)據(jù)置入(并轉(zhuǎn)串)或輸出(串轉(zhuǎn)并); 對于控制信號產(chǎn)生電路，則由10個D觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器，外加邊沿檢測電路構(gòu)成。
全文摘要
本發(fā)明涉及一種基于FPGA的微型空間過采樣直流平衡串行解串器，其目的是提供一種在沒有內(nèi)置串行解串器的FPGA中能夠進(jìn)行一些基于串行解串器的驗(yàn)證與設(shè)計(jì)。它主要包括時鐘數(shù)據(jù)恢復(fù)模塊CDR、8B/10B編碼器、8B/10B解碼器、異步FIFO緩沖模塊、時鐘產(chǎn)生模塊、并轉(zhuǎn)串模塊、串轉(zhuǎn)并模塊、成幀模塊與解幀模塊。在發(fā)送端，數(shù)據(jù)經(jīng)過異步FIFO緩沖模塊緩沖后，經(jīng)過成幀模塊輸入到8B/10B編碼器(8位一幀)編碼，然后經(jīng)過并轉(zhuǎn)串模塊，最后差分輸出。在接收端，差分信號經(jīng)過差分輸入模塊接受后，輸入到串轉(zhuǎn)并模塊輸出，輸出的數(shù)據(jù)經(jīng)過8B/10B解碼器解碼后輸入到解幀模塊，最后經(jīng)過異步FIFO緩沖模塊緩沖輸出。
文檔編號H03L7/081GK102340316SQ20111026317
公開日2012年2月1日 申請日期2011年9月7日 優(yōu)先權(quán)日2011年9月7日
發(fā)明者徐美華, 畢卓, 王鎮(zhèn) 申請人:上海大學(xué)