專利名稱：數(shù)字信號發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種提供本地振蕩器信號的一個或多個相位以供數(shù)模轉(zhuǎn)換器和諧波抑制混頻器使用的數(shù)字信號發(fā)生器。
背景技術(shù)：
作為諸如電視調(diào)諧器之類的寬帶RF接收機(jī)中的下變頻處理的一部分，通常使用數(shù)模轉(zhuǎn)換器(DAC)和諧波抑制混頻器(例如，見參考文件1或幻。這種接收機(jī)中的DAC混頻器可以被配置為通過將由多相數(shù)字本地振蕩器(LO)信號來驅(qū)動的多個硬切換子混頻器的輸出進(jìn)行組合，來近似正弦波混頻波形。在圖1中示出了示例系統(tǒng)，在圖1中，LO產(chǎn)生模塊101向10比特DAC混頻器102提供多相LO信號。多相LO信號驅(qū)動DAC混頻器102中的多個子部分混頻器KM1-KMn,并且DAC混頻器102的加權(quán)求和輸出傳遞接收到的RF信號的下變頻結(jié)果。LO產(chǎn)生模塊101包括可編程計數(shù)器103，通常通過將多個簡單分頻器與不同的模塊串聯(lián)來實現(xiàn)可編程計數(shù)器103?？删幊逃嫈?shù)器103的輸出用于對RAM查找表(LUT) 105進(jìn)行尋址，RAM查找表(LUT) 105的輸出被提供給編碼器106，以產(chǎn)生多相LO信號。圖1所示以及在參考文獻(xiàn)1中公開的多相LO發(fā)生器的類型需要使用延遲鎖定環(huán)路(DLL)來同步不同的輸出。這種方法是復(fù)雜的，因為動態(tài)元素匹配(DEM) 107和同步108 均必須在高頻下下并且在一個步驟中執(zhí)行。

發(fā)明內(nèi)容
本發(fā)明的目的是解決上述問題中的一個或多個問題。根據(jù)本發(fā)明的第一方面，提供了一種本地振蕩器信號發(fā)生器，所述本地振蕩器信號發(fā)生器用于射頻接收機(jī)的混頻器，所述本地振蕩器信號發(fā)生器包括比特序列發(fā)生器，具有多個并行輸出線；數(shù)字信號發(fā)生器，具有串行輸出線和與比特序列發(fā)生器的相應(yīng)輸出線相連的多個輸入線；以及時鐘信號輸入線，其中，數(shù)字信號發(fā)生器被配置為以時鐘信號輸入線上提供的時鐘信號所給出的速率，根據(jù)多個輸入線上來自比特序列發(fā)生器的比特序列所給出的序列，在串行輸出線上提供輸出比特序列。本發(fā)明的優(yōu)點在于，具有靈活性并且能夠確保同步的輸出信號，這是由于使用了對串行輸出信號加以限定的并行數(shù)字信號輸入，以及使用單個時鐘信號來控制數(shù)字信號發(fā)生器，該數(shù)字信號發(fā)生器用作復(fù)用器。采用公共時鐘信號，多個這樣的發(fā)生器可以組合，以實現(xiàn)多相數(shù)字LO發(fā)生器。比特序列發(fā)生器可以采用存儲器、計數(shù)器或查找表的形式，包括與第η級的復(fù)用器模塊的并行輸入連接的2"個并行輸出線，其中，η是正整數(shù)。將存儲器用于比特序列發(fā)生器的優(yōu)點在于，可以任意改變并行數(shù)字輸入，以在串行輸出信號中產(chǎn)生不同比特序列，從而允許發(fā)生器產(chǎn)生更寬范圍的輸出信號，而在對靈活性需求較低的情況下，例如，在僅需要設(shè)定的比特序列的情況下，可以使用查找表或計數(shù)器的更簡單結(jié)構(gòu)。數(shù)字信號發(fā)生器可以包括多個并行至串行復(fù)用器模塊，每個復(fù)用器被配置為在時鐘信號輸入的控制下根據(jù)一對并行輸入來提供串行輸出，從包括一個復(fù)用器模塊的第一級到包括2"-1個復(fù)用器模塊的第η級來按級布置復(fù)用器模塊，第二級到第η級具有是前一級的模塊數(shù)目的二倍的模塊數(shù)目，并且具有與前一級的模塊的并行輸入相連的串行輸出。復(fù)用器模塊的分級樹布置的優(yōu)點在于，只有第一級需要在最高時鐘頻率下工作， 其他級在逐漸降低的頻率下工作。為了使得不同復(fù)用器模塊能夠在不同時鐘頻率下工作，本地振蕩器信號發(fā)生器可以包括η-1個時鐘信號分頻器，η-1個時鐘信號分頻器被配置為以輸入時鐘信號的速率的二分之一來提供輸出時鐘信號，并且連接在相鄰級的復(fù)用器模塊的時鐘信號輸入之間，其中，時鐘信號輸入線連接至?xí)r鐘信號分頻器中的第一時鐘信號分頻器，并且連接至第一級的復(fù)用器模塊的時鐘信號輸入，使得第一級的復(fù)用器模塊以施加到時鐘信號輸入線的時鐘信號的速率來提供串行數(shù)字信號輸出。這樣，需要最小數(shù)目的分頻器來操作數(shù)字信號發(fā)生器，并且所有時鐘信號彼此同步。在需要比特序列發(fā)生器來在數(shù)字信號發(fā)生器的并行輸入處提供不同比特序列的情況下，第η-1時鐘信號分頻器的輸出可以連接至比特序列發(fā)生器的時鐘信號輸入，在這種情況下比特序列發(fā)生器優(yōu)選地是存儲器模塊。比特序列發(fā)生器因此可以被配置為響應(yīng)于從第η-1時鐘信號分頻器施加到時鐘信號輸入的時鐘信號的連續(xù)脈沖，向第η級的復(fù)用器模塊的并行輸入提供連續(xù)比特序列。比特序列發(fā)生器工作在比數(shù)字信號發(fā)生器的輸出的頻率低得多的頻率下，這會顯著降低所需的發(fā)生器復(fù)雜度。第η-1時鐘信號分頻器的輸出可以經(jīng)由反相器連接至比特序列發(fā)生器的時鐘信號輸入，反相器使得能夠在對第η級復(fù)用器模塊被時鐘控制為讀取比特序列之前，觸發(fā)比特序列發(fā)生器提供新的比特序列。本發(fā)明的每個實施例中的數(shù)目η是正整數(shù)，并且優(yōu)選地大于2。這里所公開的實施例具有值η = 3或η = 4，但是可以選擇η的其他值。本發(fā)明的實施例可以包括被配置為提供多個串行數(shù)字輸出信號的本地振蕩器信號發(fā)生器，該信號發(fā)生器包括根據(jù)本發(fā)明第一方面的多個數(shù)字信號發(fā)生器，其中，數(shù)字信號發(fā)生器連接至公共時鐘信號輸入。這種布置的優(yōu)點在于，不同的本地振蕩器信號彼此同步， 而同時保持具有從每個發(fā)生器提供的不同信號的靈活性。本發(fā)明的實施例還可以包括被配置為提供多個相移數(shù)字輸出信號的本地振蕩器信號發(fā)生器，該信號發(fā)生器包括根據(jù)本發(fā)明第一方面的數(shù)字信號發(fā)生器，并且還包括與數(shù)字信號發(fā)生器的串行輸出串聯(lián)的移位寄存器序列。這種布置允許從公共發(fā)生器中獲得本地振蕩器信號的項控序列，公共發(fā)生器可以用于產(chǎn)生用于與RF接收信號混頻的精確本地振蕩器信號。根據(jù)本發(fā)明的第二方面，提供了一種操作根據(jù)第一方面的本地振蕩器信號發(fā)生器的方法，所述方法包括
比特序列發(fā)生器產(chǎn)生比特序列，并且在多個并行輸出線處向數(shù)字信號發(fā)生器提供序列。數(shù)字信號發(fā)生器以在時鐘信號線上提供的時鐘信號所給出的速率，根據(jù)來自比特序列發(fā)生器的比特序列所給出的序列，在串行輸出線上提供輸出比特序列。該方法還可以包括在串行輸出線上向用于轉(zhuǎn)換輸入射頻信號的混頻器提供比特序列。


以下參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例實施例，在附圖中圖1是組合的數(shù)字LO發(fā)生器和10比特DAC混頻器的示意圖；圖2是根據(jù)本發(fā)明實施例的本地振蕩器信號發(fā)生器的示意圖；圖3是圖2的本地振蕩器信號發(fā)生器的更詳細(xì)示意圖；圖4是多相本地振蕩器信號發(fā)生器的示意圖；圖5是示例復(fù)用器模塊的電路圖；圖6是組成數(shù)字信號發(fā)生器的復(fù)用器模塊和時鐘分頻器的示例布置的電路圖；圖7是與數(shù)字信號發(fā)生器相組合的比特序列發(fā)生器的示例電路框圖；圖8是來自數(shù)字信號發(fā)生器的輸出時鐘控制波形(clocked waveform)的圖；圖9是示出了具有公共時間周期的三個相控波形(phased waveform)的示意圖；圖10是示出了圖9中不同波形的相對相位的圖；圖11是示出了具有公共時間周期的5個相控波形的示意圖；圖12是示出了圖11中不同波形的相對相位的圖；圖13是與一系列時鐘控制移位寄存器相組合的示例數(shù)字信號發(fā)生器的示意框圖；以及圖14是多相下變頻器的示意框圖，所述多相下變頻器用于與來自圖13的數(shù)字信號發(fā)生器的多個本地振蕩器信號相連接。
具體實施例方式在圖2中示出了本地振蕩器信號發(fā)生器200的示例實施例。本地振蕩器信號發(fā)生器200包括存儲器201形式的比特序列發(fā)生器，所述比特序列發(fā)生器具有多個并行輸出線 203 ；數(shù)字信號發(fā)生器202，具有串行輸出線204和與存儲器201的相應(yīng)輸出線203相連的多個輸入線。時鐘信號輸入線205向數(shù)字信號發(fā)生器提供時鐘信號elk。數(shù)字信號發(fā)生器 202被配置為以在時鐘信號輸入線205上提供的時鐘信號elk所給出的速率，根據(jù)在多個輸入線203上從存儲器201提供的比特序列所給出的序列，在串行輸出線204上提供輸出比特序列。在操作中，存儲器201可以被配置為在設(shè)定數(shù)目(該數(shù)目等于線203的數(shù)目) 的時鐘周期之后，在線203上提供新比特序列，在每個時鐘周期在串行輸出線204上輸出的比特序列與存儲器201所提供的比特序列相對應(yīng)。利用由輸入線203的數(shù)目給出的比特序列的可能數(shù)目，通過在每個設(shè)定數(shù)目的時鐘周期之后更新在線203上提供的比特序列，這使得可以實現(xiàn)如何產(chǎn)生輸出數(shù)字序列的靈活性。在圖3中示出了本地振蕩器信號發(fā)生器200的更詳細(xì)示例實施例。數(shù)字信號發(fā)生器200包括多個級305^305^30 ，每一級具有一個或多個復(fù)用器模塊301。第一級3(^具有一個這樣模塊3011;后續(xù)級3042、3043具有是前一級的模塊數(shù)目的二倍的模塊數(shù)目。每個復(fù)用器模塊301具有一對并行輸入303a、30;3b以及單個串行輸出302，并且被配置為根據(jù)在時鐘輸入304上提供的時鐘信號，在輸出線302上提供與在輸入線30h、302b上并行提供的比特相對應(yīng)的串行比特序列。第二和第三級30\、30\中模塊的串行輸出分別連接至第一和第二級305^30 中模塊的并行輸入。從而模塊按照樹狀分級結(jié)構(gòu)布置，其中，第三級30 的并行輸入上的比特序列輸入沿著樹向下傳播，以提供在數(shù)字信號發(fā)生器200的串行輸出線204上，該比特序列與第一復(fù)用器模塊SOl1的輸出相對應(yīng)。為了控制該傳播序列，將提供給第一級305i的模塊SOl1的輸入時鐘信號clk_dc0還提供至第一時鐘信號分頻器306i。第一時鐘信號分頻器306i提供第二時鐘信號clk_div2，第二時鐘信號clk_div2的速率是輸入時鐘信號clk_ dco速率的一半。將第二時鐘信號clk_div2提供給第二級30 中模塊的時鐘輸入，以及提供給第二時鐘信號分頻器30化。第二時鐘信號分頻器30 提供第三時鐘信號clk_div4，第三時鐘信號clk_div4的速率是第二時鐘信號clk_div2的速率的一半，因此是輸入時鐘信號clk_dc0的速率的四分之一。將第三時鐘信號clk_div4提供給第三級30 中模塊的時鐘輸入。由于將一半的時鐘信號提供給發(fā)生器200的級，發(fā)生器的每一級的復(fù)用器數(shù)目是前一級復(fù)用器模塊數(shù)目的二倍。將在第三級30 的模塊的并行輸入處提供的比特序列提供給第二級30 的模塊，然后提供給第一級305i，并且在輸入時鐘信號的8個時鐘周期上， 在第一級305i的復(fù)用器模塊SOl1的串行輸出204處提供該比特序列。因此，在輸出線204 上提供比特序列的順序，取決于將比特序列提供給第三級30 的并行輸入的布置?？梢酝ㄟ^將不同比特序列加載至數(shù)字信號發(fā)生器202的并行輸入203，來重新配置信號發(fā)生器200。這例如可以通過使用存儲器形式的比特序列發(fā)生器或者使用作為查找表(LUT)或計數(shù)器的比特序列發(fā)生器來實現(xiàn)。存儲器的使用在發(fā)生器可以執(zhí)行的操作的范圍方面實現(xiàn)更大的靈活性，而使用查找表或計數(shù)器對于需要設(shè)定的比特序列的許多應(yīng)用而言是足夠的。在圖4中示出了本地振蕩器信號發(fā)生器400的實施例，其中并行使用上述類型的多個數(shù)字信號發(fā)生器。多個信號發(fā)生器40(^40(^. . . 400n布置在一起，以產(chǎn)生多相本地振蕩器信號。每個信號發(fā)生器包括比特序列發(fā)生器^l1JOl2. . . 401n,每個比特序列發(fā)生器 401”4012· · · 40In具有多個并行輸出線403^40 . · · 403N。輸出線403^40 . · · 40 可以直接連接至相應(yīng)數(shù)字信號發(fā)生器模塊40A、40 22. . . 40 ，或者備選地可以如圖4所示經(jīng)由比特移位模塊408連接至相應(yīng)數(shù)字信號發(fā)生器模塊40^、40 22. . . 404。比特移位模塊408被配置為根據(jù)輸入比特序列，將從每個比特序列發(fā)生器^l1JOl2. . . 40、提供的比特序列切換至每個數(shù)字信號發(fā)生器40^、40 22. . . 40 2n。在使用多個信號發(fā)生器的情況下，這允許通過在信號發(fā)生器模塊4(^、40 22. . . 40 2n之間交換來自每個存儲器模塊^l1JOl2. . . 40In的比特序列，在數(shù)字域中實現(xiàn)動態(tài)元素匹配處理。輸入比特序列例如可以是由偽隨機(jī)比特序列(PRBQ發(fā)生器409提供的偽隨機(jī)比特序列(PRBQ，或者可以是簡單的循環(huán)比特移位器。 時鐘信號輸入線405向每個數(shù)字信號發(fā)生器模塊提供時鐘信號，從而確保來自每個串行輸出線404^404. . . 404n的輸出信號同步。這使得可以降低由于時序誤差以及在發(fā)生器400的不同部分之間不匹配而引起的數(shù)字雜散(spur)的產(chǎn)生。該方法的優(yōu)點在于循環(huán)比特移位器工作在比提供不同相位輸出的時鐘信號低的頻率下，從而實現(xiàn)了更簡單的設(shè)計。在優(yōu)選實施例中，在輸出線40^04. . . 404N上提供信號相對于彼此相移，其中， 利用從每個存儲器模塊^l1WOl2. . . 401n提供的比特序列對相移進(jìn)行編碼。在組合相移信號時，所產(chǎn)生的輸出本地振蕩器信號具有幅度減小的高次諧波分量。在圖5中示出了供上述數(shù)字信號發(fā)生器使用的示例復(fù)用器模塊301的電路圖，模塊301具有兩個并行輸入線303a、30;3b和單個串行輸出線302，即與圖3的模塊301相對應(yīng)。模塊301包括多個門控反相器501，每個門控反相器501可以被配置為處于采樣模式或保持模式。當(dāng)在采樣模式下被時鐘信號啟用時，每個反相器的輸出是輸入的反相電平，這是由于信息在下個反相器的輸入電容器處被管理(in the charge)。當(dāng)禁用反相器時，反相器處于保持模式。復(fù)用器模塊301包括兩條路徑偶路徑50 包括兩個反相器，奇路徑502b包括三個反相器。每條路徑在正時鐘信號ckp的上升沿從相鄰級或比特序列發(fā)生器讀取一個采樣。在時鐘信號的下降沿，偶路徑502b向輸出線302發(fā)送采樣，而奇路徑502b向第二反相器發(fā)送采樣，然后在時鐘信號的下個上升沿僅向輸出線302發(fā)送。因此，輸入采樣被并行讀取，并且以輸入速率的二倍速率順序地串行傳輸。在圖6中示出了數(shù)字信號發(fā)生器的示例實施例，其中上述類型的復(fù)用器模塊301 以分級樹結(jié)構(gòu)布置。復(fù)用器模塊301按照四級505^來布置，并且將在第四級50 的8個模塊的輸入處并行提供的16比特序列，傳送至第一級505i的輸出處的串行比特序列。時鐘信號分頻器506"連接在每一級之間，以提供連續(xù)分頻的時鐘信號，從而控制每一級的模塊。在圖7中示出了示例本地振蕩器信號發(fā)生器700的框圖，本地振蕩器信號發(fā)生器 700包括連接至信號發(fā)生器模塊702的存儲器模塊701。和上述其他實施例一樣，數(shù)字信號發(fā)生器模塊702包括時鐘分頻器，將分頻后的時鐘信號coutp提供給存儲器模塊701的時鐘信號輸入CKR，以控制存儲器模塊701的輸出。存儲器模塊701將16比特字提供給數(shù)字信號發(fā)生器模塊702，并且數(shù)字信號發(fā)生器模塊702提供與輸入并行比特序列相對應(yīng)的串行輸出比特序列。圖8示出了在時鐘信號801控制下提供的、來自數(shù)字信號發(fā)生器的輸出信號802， 以及在數(shù)字信號發(fā)生器的輸入處提供的一系列比特序列。為了簡化高速時鐘產(chǎn)生，數(shù)字信號發(fā)生器的時鐘分頻器鏈優(yōu)選地由二次分頻器 (divide by two divider)組成，盡管利用不同復(fù)用器樹拓?fù)涞钠渌麑崿F(xiàn)方式也是可能的。 在輸入時鐘信號被二次分頻的情況下，數(shù)據(jù)輸入的寬度為2 a n+1，其中η是級的數(shù)目。然而，任意相位信號可以具有不能用這種格式表示的周期。在這樣的情況下，存儲器(或查找表)可以被實現(xiàn)為，使得在輸出時鐘(即，圖2中的時鐘信號clk_div4，或者如下所述圖7 中的CKR)的每個下降沿給出不同的輸入模式(input pattern) 0在一些實施例中，存儲器可以采用多端口存儲器的形式。圖9和10示出了具有周期Tp的三相信號的示例，其中，如圖10中的相位圖所示， 以等間隔相位產(chǎn)生三個輸出信號θ ρ θ 2、θ 3。圖11和12示出了五相位信號的另一示例， 其中要產(chǎn)生五個輸出信號θ” θ2、θ3、θ4、θ5。根據(jù)本發(fā)明實施例，可以通過在數(shù)字信號發(fā)生器的并行輸入處提供適當(dāng)?shù)谋忍匦蛄?，來獲得這些類型的信號。作為示意示例，針對4級數(shù)字信號發(fā)生器模塊的LUT數(shù)據(jù)可以如下編程
MEM <=(
0111000011001101",
"0000000000101010",
);將輸出時鐘的周期設(shè)置為19，該周期是DCO周期的一半，而數(shù)字信號發(fā)生器的復(fù)用器樹具有16比特輸入。通過對多個1比特模式發(fā)生器(pattern generator)進(jìn)行組合，可以產(chǎn)生多相 LO信號。也在相位之間共享電路模塊。例如，具有適當(dāng)緩沖的一個分頻器鏈能夠被配置為對多個相位進(jìn)行時鐘控制。由于在最高時鐘頻率下操作的數(shù)字信號發(fā)生器的第一級限定了相位噪聲，因此當(dāng)對來自相同源的所有相位進(jìn)行時鐘控制時，可以實現(xiàn)非常好的對齊 (alignment)0根據(jù)本發(fā)明實施例的本地振蕩器信號發(fā)生器可以在多流應(yīng)用(multi stream application)中實現(xiàn)，其中，數(shù)字控制振蕩器(DCO)之間的耦合是一個問題。為了防止耦合，DCO中心頻率傾向于全部微小地相關(guān)(fractionally related)，例如3/4相關(guān)。一個應(yīng)用的具體目標(biāo)是覆蓋TV和DAB (數(shù)字音頻廣播)無線電標(biāo)準(zhǔn)的所有接收頻率，所述接收頻率在從45MHz到^60MHz的范圍內(nèi)。利用具有比值2、3、4和5的傳統(tǒng)分頻器電路，需要 DCO的調(diào)諧范圍較大。然而，使用根據(jù)本發(fā)明實施例的本地振蕩器信號發(fā)生器，使得可以在 IQ信號產(chǎn)生的情況下實現(xiàn)微小分頻(fractional division)。例如，通過使用以下LUT數(shù)據(jù)，多相LO源可以被編成用于1. 5的微小分頻，以產(chǎn)生 3相信號(圖9和10)，其中序列長度為18
MEM PHl <=(
"1001001001001001", "0000000000000000", MEM PH2 <=(
"0100100100100100", "1000000000000000",
MEM PH3 <=(
"0010010010010010",
"0100000000000000", 然后可以利用由多相信號來驅(qū)動的混頻器輸出的加權(quán)求和，來實現(xiàn)IQ混頻器。這有效地降低了 DCO所需的調(diào)諧范圍。
當(dāng)不同相位之間存在相似性時，可以對圖3所示的LO發(fā)生器的一般形式進(jìn)行簡化，在這種情況下，可以實現(xiàn)與包括移位寄存器序列的輸出級相結(jié)合的單級數(shù)字信號發(fā)生器，所述移位寄存器序列與數(shù)字信號發(fā)生器的串行輸出串聯(lián)。在圖13中示出了示例實施例。在這種情況下，單個數(shù)字信號發(fā)生器202用于確定輸出比特序列，輸出比特序列通過一系列移位寄存器1315被逐步相移。(在鏈的末端處是假移位寄存器1316)，從而提供一系列相控輸出信號θ ρ θ 2、θ 3、θ 4、θ 5。關(guān)斷未使用的輸出。寄存器也能夠被實現(xiàn)為門控反相器?？梢詫⑾嗫剌敵鲂盘枽取?θ2、θ3、θ4、θ 5提供給多相下變頻器，在圖14中示出了多相下變頻器的示例。其中，為5個混頻器14‘5提供相控輸出信號和輸入RF信號。將混頻后的輸出分別提供給IF放大器142"，以提供相控中頻輸出信號。對于具有偶數(shù)個相位的諧波抑制混頻器，可以對LO發(fā)生器實現(xiàn)方式進(jìn)行簡化，以實現(xiàn)具有恒定輸出的LUT，使得每個元件的偶路徑和奇路徑具有僅兩個門控反相器。對于 16相混頻器，LUT可以被如下編程
MEM PHl <=(
"0000000011111111", MEM PH2 <=(
"1000000011111111",)對于4相位混頻器，LUT可以是MEM_PH1，MEM_PH2，MEM_PH3，MEM_PH4 < =(“ 0011001100110011"，MEM_PH5，MEM_PH6，MEM_PH7，MEM_PH8 < =(“ 1001100110011001"，作為示例，為了創(chuàng)建用于在869MHz下接收的混頻波形，需要以1720MHz來對本地振蕩器源進(jìn)行時鐘控制。也能夠利用1比特LO源來產(chǎn)生用于HR混頻器和用于A/D轉(zhuǎn)換器的時鐘。主要優(yōu)點是分頻器配給(divider ration) (2,3,4,5,6和7次分頻)的靈活性，以及由于利用DCO 時鐘對最后一級進(jìn)行重新時鐘控制而造成的低相位噪聲。在所附權(quán)利要求所限定的本發(fā)明的范圍內(nèi)也可以設(shè)想其他實施例。參考文獻(xiàn)1. "A DDF S Driven Mixing-DAC with Image and Harmonic Rejection Capabilities，，，Maxim, A. Poorfard, R. Reid, M. Kao, J. Thompson, C. Johnson, R.； Solid-State Circuits Conference, 2008. ISSCC2008. Digest of Technical Papers. IEEE International,3-7Feb. 2008，pp372_621.2.Mensink ^ 入“Distortion Cancellation by Polyphase Multipath Circuits，，，IEEE Transactions on Circuits and Systems-I :Regular Papers, Vol. 52, No. 9, September 2005.3. WO 2009/057051.
權(quán)利要求
1.一種用于射頻接收機(jī)的混頻器的本地振蕩器信號發(fā)生器000)，所述本地振蕩器信號發(fā)生器(200)包括比特序列發(fā)生器001)，具有多個并行輸出線(203)；數(shù)字信號發(fā)生器O02)，具有串行輸出線(204)和與比特序列發(fā)生器(201)的相應(yīng)輸出線(203)相連的多個輸入線；以及時鐘信號輸入線(205)，其中，數(shù)字信號發(fā)生器(20 被配置為以時鐘信號輸入線(2冊)上提供的時鐘信號所給出的速率，根據(jù)多個輸入線(20 上來自比特序列發(fā)生器O01)的比特序列所給出的序列，在串行輸出線(204)上提供輸出比特序列。
2.根據(jù)權(quán)利要求1所述的本地振蕩器信號發(fā)生器O00)，其中，比特序列發(fā)生器包括2n 個并行輸出線003)，其中η是正整數(shù)，數(shù)字信號發(fā)生器(202)包括多個并行至串行復(fù)用器模塊(301)，每個復(fù)用器模塊被配置為在時鐘信號輸入(304)的控制下根據(jù)一對并行輸入 (303a, 303b)來提供串行輸出(302)，從包括一個復(fù)用器模塊(301)的第一級(305)到包括2114個復(fù)用器模塊的第η級(3053)來按級布置復(fù)用器模塊(301)，第二級到第η級具有是前一級的模塊數(shù)目的二倍的模塊數(shù)目，并且具有與前一級的模塊的并行輸入相連的串行輸出。
3.根據(jù)權(quán)利要求2所述的本地振蕩器信號發(fā)生器Ο00)，包括η-1個時鐘信號分頻器 (3061； 3062)，被配置為以輸入時鐘信號的速率的二分之一來提供輸出時鐘信號，并且連接在相鄰級(3(^,3(^^30 ，30 )的復(fù)用器模塊的時鐘信號輸入之間，其中，時鐘信號輸入線(205)連接至?xí)r鐘信號分頻器中的第一時鐘信號分頻器(306》， 并且連接至第一級(305)的復(fù)用器模塊(301》的時鐘信號輸入，使得第一級(305》的復(fù)用器模塊以施加到時鐘信號輸入線O05)的時鐘信號的速率，來提供串行數(shù)字信號輸出。
4.根據(jù)權(quán)利要求3所述的本地振蕩器信號發(fā)生器000)，其中，第n-1時鐘信號分頻器 (3062)的輸出連接至比特序列發(fā)生器O01)的時鐘信號輸入(307)。
5.根據(jù)權(quán)利要求4所述的本地振蕩器信號發(fā)生器000)，其中，比特序列發(fā)生器(201) 被配置為響應(yīng)于從第n-1時鐘信號分頻器(3062)施加到時鐘信號輸入(307)的時鐘信號的連續(xù)脈沖，向第η級(3053)的復(fù)用器模塊的并行輸入(20 提供連續(xù)比特序列。
6.根據(jù)權(quán)利要求4或5所述的本地振蕩器信號發(fā)生器000)，其中，第n-1時鐘信號分頻器(3062)的輸出經(jīng)由反相器連接至存儲器O01)的時鐘信號輸入(307)。
7.根據(jù)前述權(quán)利要求中任一項所述的本地振蕩器信號發(fā)生器000)，其中，η大于或等于2。
8.一種用于射頻接收機(jī)的混頻器的本地振蕩器信號發(fā)生器G00)，所述本地振蕩器信號發(fā)生器(400)包括多個存儲器模塊(4011；4012. · · 401η)，每個存儲器模塊(4011；4012. · · 40In)具有多個并行輸出線(403^4032...403,)；多個數(shù)字信號發(fā)生器模塊002)，每個數(shù)字信號發(fā)生器模塊(40 具有串行輸出線 (4041；4042. . . 404n)和與相應(yīng)存儲器模塊的相應(yīng)輸出線相連的多個輸入線；以及時鐘信號輸入線，其中，每個數(shù)字信號發(fā)生器模塊(40 被配置為以時鐘信號輸入線上提供的時鐘信號所給出的速率，根據(jù)多個輸入線上來自相應(yīng)存儲器的比特序列所給出的序列，在串行輸出線(404^4042...404,)上提供輸出比特序列。
9.根據(jù)權(quán)利要求1至6中任一項所述的本地振蕩器信號發(fā)生器，包括與數(shù)字信號發(fā)生器的串行輸出串聯(lián)的移位寄存器序列。
10.一種操作根據(jù)權(quán)利要求1所述的本地振蕩器信號發(fā)生器的方法，所述方法包括 比特序列發(fā)生器O01)產(chǎn)生比特序列，并且在多個并行輸出線(203)處向數(shù)字信號發(fā)生器(202)提供序列；數(shù)字信號發(fā)生器O02)以在時鐘信號線(205)上提供的時鐘信號所給出的速率，根據(jù)來自比特序列發(fā)生器(201)的比特序列所給出的序列，在串行輸出線上提供輸出比特序列。
全文摘要
本發(fā)明涉及一種數(shù)字信號發(fā)生器，用于提供本地振蕩器信號的一個或多個相位，以供在數(shù)模轉(zhuǎn)換器和諧波抑制混頻器中使用。所公開的實施例包括一種用于射頻接收機(jī)的混頻器的本地振蕩器信號發(fā)生器(200)，所述本地振蕩器信號發(fā)生器(200)包括比特序列發(fā)生器(201)，具有多個并行輸出線(203)；數(shù)字信號發(fā)生器(202)，具有串行輸出線(204)和與比特序列發(fā)生器(201)的相應(yīng)輸出線(203)相連的多個輸入線；以及時鐘信號輸入線(205)，其中，數(shù)字信號發(fā)生器(202)被配置為以時鐘信號輸入線(205)上提供的時鐘信號所給出的速率，根據(jù)多個輸入線(203)上來自比特序列發(fā)生器(201)的比特序列所給出的序列，在串行輸出線(204)上提供輸出比特序列。
文檔編號H03L7/099GK102355257SQ201110137970
公開日2012年2月15日 申請日期2011年5月25日 優(yōu)先權(quán)日2010年5月26日
發(fā)明者內(nèi)納德·帕夫洛維克, 揚·范信德瑞, 約翰內(nèi)斯·胡伯圖斯·安東尼奧斯·布雷克爾曼斯 申請人:Nxp股份有限公司