專利名稱：二級數(shù)字模擬轉(zhuǎn)換器與液晶顯示器源極驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般是有關(guān)于一種液晶顯示器的源級驅(qū)動器，特別是有關(guān)于一種應(yīng)用數(shù)字模擬轉(zhuǎn)換器的液晶顯示器源級驅(qū)動器。
背景技術(shù)：
現(xiàn)今的高級電子產(chǎn)品，例如高分辨率電視(High Definition Television ；HDTV)， 在電子科技方面有越來越多的需求。例如，客戶對于可顯示具有更多自然色彩的影像的高分辨率電視有需求。用來驅(qū)動液晶顯示器(LCD)的像素陣列的典型液晶顯示裝置驅(qū)動器是使用數(shù)字模擬轉(zhuǎn)換器(Digital to AnalogConverter ；DAC)來將代表電壓位準(zhǔn)的數(shù)字碼轉(zhuǎn)換為相應(yīng)的模擬輸出。例如，利用4個位來表示16個二進(jìn)制數(shù)，以代表數(shù)字模擬轉(zhuǎn)換器的輸出。實際的模擬輸出電壓Vout是與輸入位數(shù)量成比例，且可以此輸入位數(shù)量的倍數(shù)來表示。當(dāng)數(shù)字模擬轉(zhuǎn)換器的參考電壓Vref為一常數(shù)時，輸出電壓Vout只具有一個離散的值， 例如16個可能電壓位準(zhǔn)的一者，以至于數(shù)字模擬轉(zhuǎn)換器的輸出并非真的是一個模擬值。然而，可能的輸入值的數(shù)量可通過增加輸入數(shù)據(jù)的位數(shù)量來增加。在輸出范圍內(nèi)，較大的可能輸出值的數(shù)量可降低數(shù)字模擬轉(zhuǎn)換器的輸出值之間的差值。很明顯的是，當(dāng)DAC輸入包含相對大量的位數(shù)，此DAC提供相對高分辨率的輸出。 然而，此DAC所消耗的電路面積和分辨率成正比。增加一位的分辨率會使DAC中的譯碼器的面積加倍。液晶顯示器源極驅(qū)動器所使用的已知R型(電阻串)DAC結(jié)構(gòu)的范例是如圖1所示。更具體的是，圖1是繪示6位DAC結(jié)構(gòu)。此DAC結(jié)構(gòu)具有耦合于參考電壓VO至V8間的電阻串。一個電阻組合是基于6位數(shù)字輸入DO至D5來被選擇，因此電壓也基于6位數(shù)字輸入DO至D5來被選擇。運(yùn)算放大器被提供來增加驅(qū)動器電流。此6位DAC結(jié)構(gòu)需要 64個電阻、64條信號線與一個64x1譯碼器。使用此標(biāo)準(zhǔn)結(jié)構(gòu)來制造一個8位DAC將需要增加4倍大的面積，例如256個電阻、256條信號線和一個256x1譯碼器。使用此標(biāo)準(zhǔn)結(jié)構(gòu)來制造一個10位DAC將需要增加4倍大的面積，例如10 個電阻、IOM條信號線和一個 1024x1譯碼器。因此，此10位DAC將消耗比被比較的6位DAC多16倍的晶?；蛐酒娣e。 已知的DAC結(jié)構(gòu)占晶?；蚓娣e的30%。隨著愈來愈高的分辨率(例如10位和10位以上的分辨率)，以達(dá)成這些分辨率所需的尺寸增加是無法令人接受的。因此，需要一種使用于高分辨率液晶顯示器源極驅(qū)動器的新穎DAC結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的一方面是在提供一種二級DAC與液晶顯示器源級驅(qū)動器，用以解決已知技術(shù)的缺點。根據(jù)本發(fā)明的一實施例，此二級DAC包含1位串行電荷重布DACkne-bitserial charge redistribution digital- to-analog converter)和電壓選擇器。1位串行電荷重布DAC具有接收高參考電壓的高參考電壓輸入節(jié)點和接收低參考電壓的低參考電壓輸入節(jié)點。電壓選擇器是根據(jù)M位數(shù)字輸入碼的至少一部分來將高參考電壓和低參考電壓設(shè)定至選定電壓。根據(jù)本發(fā)明的另一實施例，此液晶顯示器源極驅(qū)動器包含二級DAC，用以根據(jù)M位數(shù)字輸入碼來輸出模擬電壓，此二級DAC包含1位串行電荷重新分配DAC、電壓選擇器以及伽瑪校正擴(kuò)充和決定邏輯。1位串行電荷重布DAC具有用以接收高參考電壓的高參考電壓輸入節(jié)點和用以接收低參考電壓的低參考電壓輸入節(jié)點。電壓選擇器是根據(jù)M位數(shù)字輸入碼來將高參考電壓和低參考電壓設(shè)定至多個選定準(zhǔn)位。伽瑪校正擴(kuò)充和決定邏輯是用以根據(jù)M位數(shù)字輸入碼來透過碼擴(kuò)充完成伽瑪校正。根據(jù)本發(fā)明的又一實施例，此液晶顯示器源極驅(qū)動器包含二級DAC。此二級DAC是用以根據(jù)M位數(shù)字輸入碼來輸出模擬電壓。此二級DAC包含1位串行電荷重新分配DAC、電壓選擇器以及伽瑪校正擴(kuò)充和決定邏輯。1位串行電荷重新分配DAC具有接收高參考電壓的高參考電壓輸入節(jié)點和接收低參考電壓的低參考電壓輸入節(jié)點。電壓選擇器是設(shè)置來從多個相鄰參考電壓對中選定一個相鄰參考電壓對，以獲得高參考電壓和低參考電壓。這些相鄰參考電壓對包含Y個相鄰參考電壓對，且電壓選擇器是根據(jù)M位數(shù)字輸入碼的X個最高有效位來選定相鄰參考電壓對，其中X等于log2Y。伽瑪校正擴(kuò)充和決定邏輯是根據(jù)M位數(shù)字輸入碼來透過碼擴(kuò)充完成伽瑪校正。伽瑪校正擴(kuò)充和決定邏輯是由M位數(shù)字輸入碼的 Z個最低有效位中提供一擴(kuò)充碼，其中Z等于M-X0 1位串行電荷重布數(shù)字模擬轉(zhuǎn)換器是根據(jù)擴(kuò)充碼的位控制信號串行來工作，在此位控制信號串行中，最低有效位先被提供。本發(fā)明的實施例所提供的DAC架構(gòu)可顯著地減少高分辨率DAC架構(gòu)的DAC的面積，例如使用于DAC源極驅(qū)動器的DAC架構(gòu)。例如，可相信的是，對于10位DAC架構(gòu)而言， 相比于使用已知DAC架構(gòu)來完成的10位DAC，此處揭露的DAC架構(gòu)至少減少50%面積。此 DAC架構(gòu)十分適合高速、大面板和高分辨率顯示。


為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，上文特舉一較佳實施例，并配合所附附圖，作詳細(xì)說明如下圖1是繪示應(yīng)用已知具有6位分辨率的電阻串?dāng)?shù)字模擬轉(zhuǎn)換器架構(gòu)的源極驅(qū)動器的電路圖；圖2是繪示液晶顯示器源極驅(qū)動器的已知設(shè)計，而圖3是較為詳細(xì)地繪示圖2的液晶顯示器源極驅(qū)動器的數(shù)字模擬轉(zhuǎn)換器；圖4是繪示根據(jù)本發(fā)明一實施例的10位數(shù)字模擬轉(zhuǎn)換器的架構(gòu)，而圖4A是繪示圖4的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的連續(xù)操作圖表；圖4B是繪示列出在圖4A所繪示的每一操作后的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的輸出電壓的圖表；圖5是繪示根據(jù)本發(fā)明另一實施例的10位數(shù)字模擬轉(zhuǎn)換器架構(gòu)，而圖5A是繪示圖5的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的連續(xù)操作的圖表；圖6是繪示根據(jù)本發(fā)明另一實施例的10位數(shù)字模擬轉(zhuǎn)換器的架構(gòu)，而圖6A是繪示圖6的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的連續(xù)操作的圖表；圖7是繪示具有內(nèi)建偏移消除的圖4的10位數(shù)字模擬轉(zhuǎn)換器架構(gòu)的實施例，而圖7A是繪示圖7的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的連續(xù)操作的圖表；圖8是繪示具有內(nèi)建偏移消除的圖5的10位數(shù)字模擬轉(zhuǎn)換器架構(gòu)的實施例，而圖 8A是繪示圖8的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的連續(xù)操作的圖表；圖9是繪示具有內(nèi)建偏移消除的圖6的10位數(shù)字模擬轉(zhuǎn)換器架構(gòu)的實施例，而圖 9A是繪示圖9的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的連續(xù)操作的圖表；圖10是繪示源極驅(qū)動器的轉(zhuǎn)移曲線的非線性范例；圖11是繪示根據(jù)本發(fā)明一實施例的數(shù)字模擬轉(zhuǎn)換器的伽瑪校正操作；圖12是繪示具有被修改的參考電壓選擇器的圖8的10位數(shù)字模擬轉(zhuǎn)換器架構(gòu)的實施例；圖13是繪示應(yīng)用1位管線的10位數(shù)字模擬轉(zhuǎn)換器架構(gòu)的實施例，而圖13A是繪示圖10的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的連續(xù)操作的圖表；圖13B為數(shù)字模擬轉(zhuǎn)換器架構(gòu)的輸出電壓的圖表，此圖表所表列的輸出電壓為數(shù)字模擬轉(zhuǎn)換器架構(gòu)在如圖13所繪示的每個操作后的輸出電壓；圖14是繪示具有內(nèi)建偏移消除的圖13的10位數(shù)字模擬轉(zhuǎn)換器架構(gòu)的實施例，而圖14A是繪示圖14的數(shù)字模擬轉(zhuǎn)換器架構(gòu)的連續(xù)操作的圖表。主要組件符號說明
10 源極驅(qū)動器12 移位寄存器
14 取樣寄存器16 保持寄存器
18 數(shù)據(jù)鎖存器20 移位寄存器
22 數(shù)字模擬轉(zhuǎn)換器22a =DAC 結(jié)構(gòu)
22b =DAC 結(jié)構(gòu)24:參考電壓產(chǎn)生器
25 解多任務(wù)器26 輸出電路
26a 運(yùn)算放大器26b 運(yùn)算放大器
100 =DAC 結(jié)構(gòu)100A =DAC 結(jié)構(gòu)
100B =DAC 結(jié)構(gòu)102 運(yùn)算放大器
104 電荷重布電路104A 電荷重布電路
105 電容充電節(jié)點106 電壓選擇器
106A 電壓選擇器107 :電容充電節(jié)點
108 第一譯碼器109:電荷收集節(jié)點
110 寄存器111 節(jié)點
112 碼擴(kuò)充和決定邏輯112A 碼擴(kuò)充與決定邏輯
112B:碼擴(kuò)充與決定邏輯112C 碼擴(kuò)充與決定邏輯
114:第二譯碼器114A 第二譯碼器
114B:第二譯碼器114C 第二譯碼器
116A:寄存器116B 寄存器
116C:寄存器200 =DAC 結(jié)構(gòu)
200A =DAC 結(jié)構(gòu)200B =DAC 結(jié)構(gòu)
200C =DAC 結(jié)構(gòu)300 =DAC 結(jié)構(gòu)
302 運(yùn)算放大器304 電荷重布電路
304A 電荷重布電路305 電容充電節(jié)點
306 電壓選擇器307 電容充電節(jié)點
308 譯碼器309 電荷收集節(jié)點
310 寄存器311 節(jié)點
312 碼擴(kuò)充與決定邏輯316 寄存器
400 =DAC 結(jié)構(gòu)C1、C2、C3、C4 電容
DO D5 數(shù)字輸入GMAO GMA3 伽瑪區(qū)域
HV 高電壓LV 低電壓
POL 極性控制信號Rl R64 電阻
SU.SH :開關(guān)SL和^Z :開關(guān)
S1、S2、S3、S4 開關(guān)
MV 中間電壓VO V9 參考電壓
VH 高參考電壓VSS 低電源供應(yīng)電壓
VL:低參考電壓VCOM 共模電壓
VDD 高電源供應(yīng)電壓Vout 輸出電壓
VDD_P、VDD_N 電源V1_N 伽瑪電壓
V64_N 伽瑪電壓V64_P 伽瑪電壓
Yl Y720 模擬輸出
具體實施例方式例示性實施例中的敘述應(yīng)連同附加的附圖一起閱讀，這些附加的附圖應(yīng)被考慮為整體說明的一部份。相對用語是為了說明方便而使用且不需要在特定方向上來操作或建構(gòu)裝置。關(guān)于溝通、耦接及諸如此類的用語，例如“連接”和“內(nèi)連接”，是指特征與另一特征直接或間接地透過居中的裝置來溝通，除非另有特別的敘述。主動陣列型液晶顯示器(以下將稱為IXD)為此領(lǐng)域所熟知和描述的技術(shù)，例如 庫馬答(Kumada)等人的美國專利前案第7，176，869號，在此將其并入本案以為參考。此IXD 有柵極驅(qū)動器、源極驅(qū)動器以及控制電路，其中柵極驅(qū)動器是作為掃描信號驅(qū)動器，用以供應(yīng)掃描信號于選擇像素期間；源極驅(qū)動器是作為數(shù)據(jù)信號驅(qū)動器，用以供應(yīng)數(shù)據(jù)信號至液晶顯示器；控制電路是用以控制柵極驅(qū)動器和源極驅(qū)動器的時脈。除了此處所描述的源極驅(qū)動器的改善，這些組件是為此領(lǐng)域所熟知且不需在此處詳細(xì)描述。在液晶顯示器中，圖形數(shù)據(jù)是經(jīng)由控制電路傳送至源極驅(qū)動器，其中圖形數(shù)據(jù)信號是由數(shù)字轉(zhuǎn)換為模擬且作為驅(qū)動電壓供應(yīng)至液晶顯示器。連接至源極驅(qū)動器的參考電壓產(chǎn)生電路產(chǎn)生一電壓，此電壓作為圖形數(shù)據(jù)信號的數(shù)字轉(zhuǎn)模擬的參考。圖2為一已知液晶顯示器源極驅(qū)動器10的概要示意圖。此源極驅(qū)動器10包含以低電壓(LV)技術(shù)來實現(xiàn)的數(shù)字部分。此部分包含移位寄存器(shiftregister) 12、取樣寄存器(sample register) 14、保持寄存器(hold register) 16與數(shù)據(jù)鎖存器(data latch) 18。此以高電壓或電壓來實現(xiàn)的模擬部分包含位準(zhǔn)轉(zhuǎn)換器20、DAC22、參考電壓產(chǎn)生器M和輸出電路沈，此輸出電路沈可包含如圖3所示的運(yùn)算放大器。驅(qū)動器10的輸出是繪示為具有720個模擬輸出Yl至Y720，每一個輸出對應(yīng)至液晶顯示器的每一條線。圖3是繪示DAC22與圖2的源極線驅(qū)動器10的輸出電路沈的一形式的詳細(xì)示意圖，其包含由NMOS構(gòu)成的DAC(N_DAC)、由PMOS構(gòu)成的DAC(P_DAC)、具有NMOS輸入對的運(yùn)算放大器(Ν_0ΡΑ)、具有PMOS輸入對的運(yùn)算放大器(Ρ_0ΡΑ)，其中VDD_P是代表DAC結(jié)構(gòu) 22b的電源；VDD_N是代表DAC結(jié)構(gòu)2 的電源；V1_N是代表DAC結(jié)構(gòu)2 的第1個伽瑪電壓；V64_N是代表DAC結(jié)構(gòu)2 的第64個伽瑪電壓；V1_P是代表DAC結(jié)構(gòu)2 的第1個伽瑪電壓；V64_P是代表DAC結(jié)構(gòu)22b的第64個伽瑪電壓；MV是代表中間電壓；HV是代表高電壓。此DAC和輸出電路架構(gòu)是典型地被建構(gòu)為差動架構(gòu)，此DAC和輸出電路架構(gòu)分別包含基于交替的NMOS和PMOS的DAC結(jié)構(gòu)22a、22b，以及分別包含交替的PMOS和NMOS輸入運(yùn)算放大！^aJ6b。然而，熟知此項設(shè)計的人們可了解，軌對軌運(yùn)算放大器輸出電路結(jié)構(gòu)可被使用來替代差動結(jié)構(gòu)。在液晶顯示器中有許多驅(qū)動器。例如高分辨率電視1920x1080， 有8個驅(qū)動器在顯示器(1920x3 (RGB)/720)中。繪示于圖2和圖3的液晶顯示器源極驅(qū)動器的操作與它的組件為此領(lǐng)域技術(shù)人員所熟知。因此，這些組件的詳細(xì)描述并不需要，也不用提供，以避免混淆本發(fā)明中使用于液晶顯示器驅(qū)動器的改善的DAC的相關(guān)說明。此處繪示的改善的DAC將此DAC的功能分為二級。第一級是提供大致對應(yīng)至M位數(shù)字輸入碼的粗略輸出電壓范圍，而第二級是使用2位串行電荷重布DAC，以提供精確目標(biāo)電壓于粗略范圍內(nèi)。伽瑪校正和偏移消除可建立于DAC結(jié)構(gòu)中。由以下描述可明顯得知， 此DAC結(jié)構(gòu)可提供顯著的面積節(jié)省來達(dá)成高速、大面板、高解度的設(shè)計。圖4是繪示高分辨率DAC結(jié)構(gòu)100的第一實施例，且圖4A是繪示此DAC執(zhí)行的操作步驟，此操作步驟由M位數(shù)字輸入碼產(chǎn)生模擬電壓Vout。更具體而言，圖4是繪示10位 DAC結(jié)構(gòu)100的實施例。當(dāng)10位實施例被繪示后，可理解的是，由10位實施例所繪示的通則是相等適用于高分辨率的DAC結(jié)構(gòu)(例如11位和更高位的設(shè)計)，甚至可相等適用于低分辨率的DAC結(jié)構(gòu)(9位和低等設(shè)計)，如果需要如此應(yīng)用的話。10位DAC結(jié)構(gòu)100包含輸出運(yùn)算放大器102，其被提供來達(dá)成電流增益目的。運(yùn)算放大器102的輸出(Vout)是回饋至運(yùn)算放大器102的負(fù)輸入端。運(yùn)算放大器102的正輸入端耦接至串行電荷重布DAC104的輸出，具體而言是2位串行電荷重布DAC，其于以下來更詳細(xì)討論。此串行電荷重布DAC104具有高參考電壓和低參考電壓輸入，以接受由參考電壓VH和VL和構(gòu)成的參考電壓對，其定義出一粗略電壓范圍。電壓選擇器電路106提供參考電壓VH和VL，在繪示的實施例中，參考電壓VH和VL為一相鄰電壓對，此相鄰電壓對為電壓選擇器106從跨越參考電壓Vl至V9的多個相鄰電壓對中選擇得來。范圍由最低有效位(LSB) d0至最高有效位(MSB)d9的10位輸入碼被提供至碼擴(kuò)充(Code Expanding)和決定邏輯112。假設(shè)電壓選擇器106于Y個相鄰電壓對間進(jìn)行選擇，則碼擴(kuò)充和決定邏輯112 會由10位輸入碼中抽出Iog2Y個最高有效位。例如如果圖4的實施例中有8個電壓對由 Vl 至 V9 (例如:V1/V2、V2/V3、V3/V4、V4/V5、V5/V6、V6/V7、V7/V8、V8/V9)，接著，碼擴(kuò)充和決定邏輯112由10位輸入碼中抽出3個最高有效位(d9、d8、d7)，以用來選擇一相鄰電壓對。碼擴(kuò)充和決定邏輯112提供此3個位至寄存器，例如寄存器110。此3個最高有效位被提供至第一譯碼器108，第一譯碼器108是將此3個最高有效位譯碼為控制信號來控制電壓選擇器106，以輸出8個可能的VL和VH對中的一者，其中此8個可能的VL和VH對是對應(yīng)至輸入到譯碼器108的3位輸入碼。例如如果[d9 d8 d7]為[1 1 1]，則VL/VH對為V8/
9V9，且如果[d9 d8 d7]為W 0 0]，則VL/VH對為V1/V2。借著以VL和VH來代表的粗略電壓范圍，2位串行電荷重布DAC104可用來輸出位于VL至VH范圍中的特定電壓準(zhǔn)位，如以下所述，其中此VL至VH范圍是對應(yīng)至10位輸入碼。圖4繪示一實施例描述N = 1的實施例。亦即碼擴(kuò)充和決定邏輯112將此10位數(shù)字輸入碼擴(kuò)充1位。在此繪示實施例中，使用此擴(kuò)充位作為填補(bǔ)字符(filler)或填充位 (padding bit)于10位數(shù)字輸入碼的最低有效位后。此位被設(shè)定至一默認(rèn)值“0”。此7個最低有效位(d6至d0)和一個填補(bǔ)字符或填充位總共8位，碼擴(kuò)充和決定邏輯112提供此 8位至第二寄存器116。當(dāng)碼擴(kuò)充和決定邏輯112提供偶數(shù)個最低有效位數(shù)，例如8位最低有效位于11位數(shù)字輸入碼的實施例中，考慮N = 0的實施例。其中填充位一直被設(shè)為0， 沒有伽瑪校正(以下敘述)經(jīng)由此10位結(jié)構(gòu)所提供的碼擴(kuò)充和決定邏輯來進(jìn)行。在具有伽瑪校正的N = 1實施例中，此擴(kuò)充位可通過邏輯112來動態(tài)設(shè)定為“0”或“1”。提供此8位碼(d6 d5 d4 d3 d2 dl dO 0)至寄存器116。寄存器116被控制來以 2位組合[dH dL]序列的方式連續(xù)地/串行地提供所儲存的8位碼至第二譯碼器114，此2 位組合[dH dL]序列的方式是從8位碼的最低有效位開始，例如組合[dO 0]為第一，接著 [d2 dl]為第二，然后[d4 d3]為第三以及最終組合[d6 d5]為最后。這些碼的組合是被第二譯碼器114所使用，以控制此2位串行電荷重布DAC104。2位串行電荷重布DAC104是操作來選擇介于VL至VH范圍的電壓，以提供輸出至運(yùn)算放大器102。此電荷重布DAC104包含終端電容C3，此終端電容C3是連接于低參考電壓節(jié)點和電荷收集節(jié)點109之間，此電荷收集節(jié)點耦接至運(yùn)算放大器102的正輸入端，和一對二進(jìn)制加權(quán)電容Cl、C2，每一電容具有亦耦接至低參考電壓節(jié)點的第一端部與分別耦接至第一電容充電節(jié)點105和第二電容充電節(jié)點107的多個第二端部。在充電周期間，電容 Cl的第二端部是經(jīng)由第一開關(guān)電路來選擇性的耦接至低參考電壓VL或高參考電壓VH，此
第一開關(guān)電路包含一個開關(guān)Sl和一對互補(bǔ)開關(guān)SH和@在充電周期間，電容C2的第二
ο
端部是經(jīng)由第二開關(guān)電路來選擇性的耦接至低參考電壓VL或高參考電壓VH，此第二開關(guān)電路包含開關(guān)Sl和一對互補(bǔ)開關(guān)SL和&。互補(bǔ)開關(guān)SH和@和互補(bǔ)開關(guān)SL和;^是由第二譯碼器114的輸出所控制。在電荷重布周期中，第一電容充電節(jié)點105是經(jīng)由開關(guān)S2來耦接至電荷收集節(jié)點 109，而第二電容充電節(jié)點107是經(jīng)由第二開關(guān)S2來耦接至電荷收集節(jié)點109。為了在重置操作期間來重置電容，開關(guān)S3是耦接于低參考電壓節(jié)點和電荷重布節(jié)點109之間。開關(guān) Si、S2和S3可以多種方式來控制，例如通過時脈控制器發(fā)出的時脈信號來控制。對單個2位組合[dH dL]而言，當(dāng)dH為1時，則開關(guān)SH為關(guān)閉狀態(tài)且開關(guān) 為開啟狀態(tài)，而當(dāng)dH為0時，則開關(guān)SH為開啟狀態(tài)且開關(guān)@為關(guān)閉狀態(tài)。類似地，當(dāng)dL為 1時，開關(guān)SL為關(guān)閉狀態(tài)且開關(guān)$為開啟狀態(tài)，而當(dāng)dL為0時，開關(guān)SL為開啟狀態(tài)且開關(guān) 為關(guān)閉狀態(tài)。電容C2和C3有電容值C且電容Cl有電容值2C。明顯的是，電容內(nèi)的電荷量為電容的電容值的倍數(shù)。所以，假設(shè)例如Cl和C2 二者皆同時充電，電容Cl內(nèi)的電荷量為電容 C2內(nèi)的電荷量的二倍。
串行電荷重布DAC104的操作是通過圖4A的輔助來被繪示。在步驟1，開關(guān)Sl為開啟狀態(tài)且開關(guān)S2和S3皆為關(guān)閉狀態(tài)。當(dāng)每一電容的兩電極皆耦接至電壓VL時，此步驟將跨在電容Cl、C2和C3上的電壓重置至0V。在步驟1后， 開關(guān)S3被開啟且維持開啟狀態(tài)直到此程序再進(jìn)行一次，而此時需要再重置電容C3。在步驟2，為了充電電容Cl和C2，開關(guān)Sl為關(guān)閉狀態(tài)，而開關(guān)S2為開啟狀態(tài)。第一 2位組合[dH dL]，例如由寄存器116提供的[d0 0]，被第二譯碼器114用來控制開關(guān)
SH,^、SL和瓦。如果dH為1，則SH為關(guān)閉狀態(tài)，@為開啟狀態(tài)且電容Cl是耦接于VH 和VL間以進(jìn)行充電。如果dH為0，則SH為開啟狀態(tài)，@為關(guān)閉狀態(tài)且電容Cl是耦接至 VL和VL間且未被充電。如果dL為1，則SL為關(guān)閉狀態(tài)，$為開啟狀態(tài)且電容C2是耦接至VH和VL間，以進(jìn)行充電。如果dL為0，則SL為開啟狀態(tài)， 為關(guān)閉狀態(tài)且電容C2是耦接至VL和VL間，其意味著電容C2未被充電。在步驟3，為了在電容Cl、C2和終端/收集電容C3之間，分配任何建立于電容Cl和 C2中的電荷，以及分配電容C3的殘留電荷(在此點上是沒有殘留電荷)，開關(guān)Sl為開啟狀態(tài)而開關(guān)S2為關(guān)閉狀態(tài)具體而言，關(guān)閉狀態(tài)的開關(guān)S2是將電容C1、C2和C3并聯(lián)于電荷收集節(jié)點109和低參考電壓節(jié)點間。分配此電路中的總電荷，以使每一電容的電荷與其電容量成比例。亦即，電容Cl具有總電荷0it。tal) —半的電荷量，而電容C2和C3的每一者有四分之一的總電荷量，此是因為總電容值為4C。分配至電容C3的電荷導(dǎo)致輸出節(jié)點有一等于 1+^3的電壓。電壓Vra是等于0it。tal)/4C。在每一電荷重布相位/周期期間，將此電路四分之一的總電荷分配至電容C3。在此步驟后，輸出節(jié)點電壓是等于Od0+0)/4* (VH-VL)+VL。 在此步驟，寄存器116亦加載下2位組合[d2 dl]至第二譯碼器114，以準(zhǔn)備接下來的電容充電相位/周期。步驟4是以和步驟2相同的方法以及只以開關(guān)SH、@、SL、@來操作，其中開關(guān)
SH、@、SL、@是受到第二例的連續(xù)2位碼，例如組合[d2dl]的控制。根據(jù)[d2 dl]的
值，步驟4可增加電荷至已存在于電容Cl和C2的電荷上。在步驟5，電容Cl、C2和C3是于低參考電壓節(jié)點和節(jié)點109間再度被并聯(lián)連接。電路中的總電荷包含電容C3中的殘留電荷(在步驟3結(jié)束時)加上電容Cl和C2的總電荷(例如這些電容于步驟3結(jié)束時的殘留電荷加上步驟4中加到電容的任何電荷)。此全部總電荷再一次按比例重新分配至3個電容。此導(dǎo)致除以4的殘留電壓留在電容C3中。此輸出節(jié)點的電壓是再次相等于VL+VC3。 在步驟5后，VL+Ve3是相等于電容C3中的總電荷除以電容C1/C2/C3的總組合電容值4C的值。在步驟5后，此輸出節(jié)點電壓是相等于(2d2+dl+0. 5dO)/4*(VH-VL)+VL。步驟6到步驟9應(yīng)該可由上述步驟2到步驟5的說明明顯得知。每一階段在節(jié)點 109上所對應(yīng)造成的電壓是繪示于圖4B。如圖4B所繪示，此時輸出節(jié)點的電壓為1/128 (64d 6+32d5+16d4+8d3+4d2+2dl+d0) * (VH-VL) +VL。亦即，此電壓可為 VL (如果提供至寄存器 116 的8個位碼為0)至VL+127/U8 (VH-VL)(如果提供至寄存器116的最高7個有效位碼為1 且填充位為0)之間的任一個值。2位串行電荷重布DAC結(jié)構(gòu)提供符合下述求和公式的輸出電壓，其中“η”和“i”代表差分變量，且其中當(dāng)i = 1時di代表dl，如果i = 2時di代表d2等。
Kuyf^di)
雖然此處所描述的串行電荷重布DAC結(jié)構(gòu)為2位串行電荷重布DAC，可理解的是， 當(dāng)需要兼容高階分辨率時，此結(jié)構(gòu)可被升級。例如3位串行電荷重布DAC可有額外的電容量4C的二進(jìn)制加權(quán)電容，此電容以和電容Cl與電容C2相同的方式來耦接且通過各個開關(guān)電路控制。譯碼器114可被設(shè)定來作為3位譯碼器且寄存器116A將提供3位組合而不是 2位組合。圖5和圖5A分別繪示另一 DAC架構(gòu)100A和其連續(xù)操作。架構(gòu)100A的各方面和架構(gòu)100相同，除了 N = 2以外。亦即，此10位輸入碼的剩余7個最低有效位是借著增加 2個額外位d00和d01來擴(kuò)充至9位。碼擴(kuò)充和決定邏輯112A決定這些二位的值，如以下所詳細(xì)描述，且由原本輸入碼提供七位d6至d0和額外位d00和d01至寄存器116A。接著， 寄存器116A提供由9位碼推導(dǎo)得到的2位組合至第二譯碼器114A，此9位碼是以2位組合 [dH dL]的方式來由碼擴(kuò)充和決定邏輯112A連續(xù)提供，首先為最低有效位，并以上述與圖4
相關(guān)的方式來控制開關(guān)SH、；^ SUSL亦即，寄存器116先提供[d00 0]，dL位置中的
“0”為填充位；接著[do d01]；接著[d2 dl]；接著[d4 d3]；而最后為[d6 d5]。圖5的電荷重布電路104是和圖4的對應(yīng)的電路結(jié)構(gòu)性地相同。唯一操作上的差異為增加如圖5A所示的額外的電荷和重新分配步驟10和11，以及增加各個步驟中所使用的各個位組合，例如圖5A以[dH dL]位組合[d00 0]開始而不是如圖4A所示的[d0 0]。圖6和圖6A分別繪示另一 DAC架構(gòu)100B和其連續(xù)操作。架構(gòu)100B各方面和架構(gòu)100和100A相似，除了 N = 3以外。亦即，此10位碼的剰余7位最低有效位是通過增加 3個額外位d00、d01、d02來擴(kuò)充至10位。碼擴(kuò)充和決定邏輯112B決定此三個位值，如以下所詳細(xì)描述，且由原本的10位輸入碼提供7位d6至do和此三個額外位d00、d01、d02至寄存器116B。接著，寄存器116B提供由10位碼推導(dǎo)的2位組合至第二譯碼器114B，此10 位碼是以2位組合[dH dL]的方式由碼擴(kuò)充和決定邏輯112B連續(xù)提供且，首先為最低有效
位，并以上述與圖4和圖5相關(guān)的方式來控制開關(guān)SH、I SL和@亦即，寄存器116B
先提供[d01 00]；接著[d0 d02]；接著[d2 dl]；接著[d4 d3]；和最后[d6 d5]。值得注意的是，此實施例中不需要填充位“0”。圖6的電荷重布電路104是和圖4和圖5的對應(yīng)電路結(jié)構(gòu)性地相同。此唯一的操作差異可在繪示于圖5A的步驟1至步驟4中被發(fā)現(xiàn)，此操作差異使用圖6的最先2個2位碼而不是圖5的最先2個2位碼。圖7至圖9是繪示圖4至圖6中所繪示的DAC架構(gòu)的實施例，但此架構(gòu)被加以改良以提供偏移補(bǔ)償。這些架構(gòu)的改良操作是分別繪示于有關(guān)的圖7A、圖8A和圖9A。除非另有說明，這些DAC結(jié)構(gòu)的操作和結(jié)構(gòu)是分別和圖4至圖6與圖4A至圖6A相似。圖7繪示DAC結(jié)構(gòu)200和圖7A繪示順序步驟，此順序步驟繪示圖7的DAC結(jié)構(gòu)的操作。此DAC結(jié)構(gòu)200是相同于圖4的DAC架構(gòu)100，除了電荷重布電路104A以外。相較于電荷重布電路 104，電荷重布電路104A包含耦接于節(jié)點109和運(yùn)算放大器102的正輸入端間的額外開關(guān) S2 ；耦接于運(yùn)算放大器102的輸出和節(jié)點111間的額外開關(guān)S2 ；耦接于節(jié)點109和節(jié)點111 間的開關(guān)S4 ；耦接于節(jié)點111和運(yùn)算放大器102的正輸入端的第四電容C4。這些額外組件是操作來補(bǔ)償任何偏移電壓，此偏移電壓可能為運(yùn)算放大器102原有的?，F(xiàn)請參照圖7A，圖7A的步驟1至步驟9是相同于以上所描述的與圖4A相關(guān)的步驟1至步驟9。亦即，執(zhí)行步驟1至步驟9以充電電容C3至所需的電壓，此所需電壓與較低的電壓VL相加。在執(zhí)行步驟9后，此電壓(VL+Vra)為圖7的節(jié)點109的電壓。值得注意的是，對步驟1至步驟9而言，開關(guān)S4為開啟狀態(tài)，意指電容C4未連接至節(jié)點109。在步驟2、步驟4、步驟6和步驟8期間，所增加的第三和第四開關(guān)S2為開啟狀態(tài)。當(dāng)電容Cl和 C2在充電時，增加的第三和第四開關(guān)S2會將電容C4由電路斷開。然而，在重新分配步驟 3、5、7和9期間，觸發(fā)這些額外的開關(guān)S2，以將節(jié)點109耦接至運(yùn)算放大器的正輸入端，且創(chuàng)造從運(yùn)算放大器102的輸出經(jīng)由電容C4至運(yùn)算放大器102的正輸入端的回饋路徑。此連接方式是儲存運(yùn)算放大器102的偏移電壓(Vqs)至電容C4。在此步驟中，運(yùn)算放大器102 的輸出電壓是相等于節(jié)點109的電壓減運(yùn)算放大器102的偏移電壓(Vqs)。圖7A繪示額外步驟S10，此步驟在電容C3完全充電(步驟9)后執(zhí)行。步驟10為偏移消除步驟。在步驟 10，只有觸發(fā)開關(guān)S4，以經(jīng)由節(jié)點111和電容C4來將節(jié)點109連接至運(yùn)算放大器102的正輸入端。值得注意的是，跨越電容C4的電壓代表運(yùn)算放大器102的偏移電壓(Vqs)。將此偏移電壓加至節(jié)點109以補(bǔ)償運(yùn)算放大器102所提供的偏移。因此，運(yùn)算放大器102的輸出電壓Vout更加緊密匹配于節(jié)點109的電壓。亦即，運(yùn)算放大器102的輸出電壓Vout等于節(jié)點 109 的電壓(Vltl9)+Vqs-Vqs，例如 Vltl9。圖8繪示另一 DAC結(jié)構(gòu)200A且圖8A繪示一連續(xù)步驟，此連續(xù)步驟是繪示圖8的 DAC結(jié)構(gòu)200A的操作。此DAC結(jié)構(gòu)200A是相似于圖5的DAC結(jié)構(gòu)100A，除了使用上述與圖 有關(guān)的改良的2位串行電荷重布DAC結(jié)構(gòu)104A。如以上所提到的，此改良的電荷重布 DAC104A有內(nèi)建偏移消除?，F(xiàn)請參照圖8A，圖8A的步驟1至步驟11是相似于上述與圖5A 相關(guān)的步驟1至步驟11。亦即，執(zhí)行步驟1至步驟11以充電電容C3至所需的電壓，此所需電壓是與較低電壓VL相加。此電壓(VL+Vra)是為圖8的節(jié)點109的電壓，在執(zhí)行步驟11 后。用以執(zhí)行偏移消除的步驟12的操作是和以上描述的圖7A的步驟10的操作相同。圖9繪示又一 DAC結(jié)構(gòu)200B，而圖9A繪示連續(xù)步驟，此連續(xù)步驟繪示圖9的DAC 結(jié)構(gòu)200B的操作。此DAC結(jié)構(gòu)200B是相同于圖6的DAC結(jié)構(gòu)100B，除了使用與上述圖7A 相關(guān)的改良的2位串行電荷重布DAC結(jié)構(gòu)104A。請參照圖9A，圖9A的步驟1至步驟11是和以上描述相關(guān)圖6A的步驟1至步驟11相同。亦即，執(zhí)行步驟1至步驟11以充電電容C3 至所需的電壓，此所需電壓是與較低電壓VL相加。在執(zhí)行步驟11后，此電壓(VL+Vra)為圖 9的節(jié)點111的電壓。用以執(zhí)行偏移消除的步驟12的操作是和以上描述的圖7A的步驟10 的操作相似。圖12繪示另一 DAC結(jié)構(gòu)200C，其相似于圖8A的DAC結(jié)構(gòu)200A，其為具有內(nèi)建偏移消除且N = 2的10位DAC。此DAC結(jié)構(gòu)200A相似于圖8A的DAC結(jié)構(gòu)200A，除了移除譯碼器108和寄存器110 ；將改良的電壓選擇器106A取代電壓選擇器106 ；利用碼擴(kuò)充與決定邏輯112C來取代擴(kuò)充碼與決定邏輯112A ；利用寄存器116C來取代寄存器116A ；以及利用第二譯碼器114C來取代第二譯碼器114A以外。在此實施例中，每一 VL和VH是可經(jīng)由電壓選擇器106A來調(diào)至二個不同準(zhǔn)位的一者。電壓選擇器106A接收高電源供應(yīng)電壓VDD、共模電壓VCOM和作為極性控制信號POL 的低電源供應(yīng)電壓VSS作為輸入。在功能性上，可將此電壓選擇器視為一位譯碼器，用以于相鄰電壓對VSS/VC0M和VC0M/VDD來進(jìn)行選擇。輸入至電壓選擇器的信號POL為極性信號且可用以選定電壓對VDD/VC0M(對應(yīng)至正極性信號POL(例如P0L = 1))或電壓對VCOM/ VSS(對應(yīng)至負(fù)極性信號POL(例如P0L = 0)) 0熟知各種不同邏輯電路，如時序控制電路的人員，可以用許多方法來產(chǎn)生信號POL。正如圖8所示，10位輸入碼被提供至碼擴(kuò)充和決定邏輯112C。此邏輯112C借著增加2位碼至10位碼擴(kuò)充至12位碼，且提供此12位碼至寄存器116C。寄存器116C是以二個增量ancrement) [dH dL]來串行地(Serially)提供此碼至第二譯碼器114C，以控制 2位串行電荷重布DAC104A。此2位串行電荷重布DAC104A的操作是相似于上述與圖8相關(guān)的電荷重布DAC，除了不需要任何填充字符和使用額外的相關(guān)充電與重新分配步驟，此是因為有6個[dHdL]位組合而不是5個。以上所描述的碼擴(kuò)充和決定邏輯的進(jìn)一步細(xì)節(jié)于以下相關(guān)的圖10和圖11討論。如此領(lǐng)域技術(shù)人員所熟知的，液晶顯示器以非線性的方法來轉(zhuǎn)換視頻信號至光，此是因為液晶顯示器的轉(zhuǎn)換曲線、電壓與光透射的對比，為非線性。伽瑪特性為冪次律關(guān)系 (power-law relationship)，此關(guān)系大約介于視頻信號的編碼亮度(黑/灰/白信息)和實際所需的圖像亮度之間。液晶顯示器將典型地應(yīng)用一些伽瑪特性至視頻信號。因此，伽瑪反轉(zhuǎn)被應(yīng)用至輸出電壓準(zhǔn)位，以中和伽瑪特性，并且提供或找出介于編碼亮度和實際圖像亮度間的線性關(guān)系。圖10繪示源極驅(qū)動器的轉(zhuǎn)換曲線的例子。Y軸代表電壓且X軸代表輸入碼。從區(qū)域GMAO至區(qū)域GMAl的范圍為正極性而區(qū)域GMA2至區(qū)域GMA3的范圍為負(fù)極性。此曲線繪示伽瑪曲線中有線性關(guān)系區(qū)和非線性關(guān)系區(qū)。此處描述的碼擴(kuò)充和決定邏輯借著增加N個位數(shù)來擴(kuò)充原始輸入的10位碼(例如如圖10所繪示，由10位至12 位)。較佳的N值為1、2或3，然而本發(fā)明并不受限于此。額外的N位是用來提供碼的調(diào)整，以說明由一給定的電壓準(zhǔn)位至下一電壓準(zhǔn)位的轉(zhuǎn)換為線性或非線性。如圖10所示，借著增加2位，代表1的原始10位碼(0000000001)成為代表4的12位碼(000000000100)； 代表2的原始10位碼(0000000010)成為代表8的12位碼(000000001000)；代表3的原始10位碼(0000000011)成為代表12的12位碼(000000001100)；等。在線性區(qū)域， 直接(straight)的碼轉(zhuǎn)換為適當(dāng)?shù)?，例如代?12的10位碼(1000000000)成為代表 2048的12位碼(100000000000)。然而，在非線性區(qū)里，一些碼的調(diào)整需要說明其非線性。例如對應(yīng)至原始代表1的10位碼(0000000001)的擴(kuò)充12位碼，是通過值+/-k的調(diào)整而成為代表4的12位碼(000000000100)。亦即，根據(jù)K的值，被調(diào)整的擴(kuò)充碼可為 (000000000001)(例如:K = -3) (000000000010)(例如:Κ = -2) (000000000110)(例如:Κ =-1) ； (000000000100)(例如:Κ = 0) (000000000101)(例如:Κ = 1) (000000000110)(例如=K = 2) ； (000000000111)(例如K = 3)。圖10繪示的轉(zhuǎn)換曲線在碼0和碼1/2/3間為非線性，而在碼512和碼513間為線性。可理解的是，圖10所繪的轉(zhuǎn)換曲線圖是只是繪示轉(zhuǎn)換曲線的一個例子，而且各個液晶顯示器可與各個獨立的轉(zhuǎn)換曲線相關(guān)。以上描述的碼擴(kuò)充和決定邏輯是負(fù)責(zé)(1)通過N數(shù)目的位來擴(kuò)充輸入碼(例如 由10位至12位)，且(2)決定對所產(chǎn)生的碼的適當(dāng)調(diào)整(通過K值)，以適當(dāng)?shù)倪Q成需要的轉(zhuǎn)換曲線。此處理過程為數(shù)字轉(zhuǎn)模擬轉(zhuǎn)換的一部分并繪示于圖11中。于步驟300，通過碼擴(kuò)充和決定邏輯來接收M位(例如10位)輸入碼。
14
于步驟310，此碼擴(kuò)充和決定邏輯將M位擴(kuò)充至M+N位。于步驟320，由特定的伽瑪曲線推導(dǎo)出適當(dāng)?shù)妮敵龃a。如果此輸出碼位于液晶顯示器電壓-轉(zhuǎn)移函數(shù)曲線的線性區(qū)，則[COdew-COdei] (M+N位)=[COdej+1-COdej]X2N(M位)， 其中“j”代表原始碼中的碼數(shù)字且“i”代表擴(kuò)充碼中對應(yīng)的碼數(shù)字。在線性區(qū)域中，相鄰擴(kuò)充碼間的碼數(shù)字差值是簡單地通過2N來加權(quán)至原始碼。例如如果N = 2實施例介于第二碼和第三碼間的曲線為線性，第二碼為4而第三碼為8。然而，如輸出碼位于液晶顯示器電壓-轉(zhuǎn)移函數(shù)曲線的非線性區(qū)，則[COdew-COdei] (M+N位)=[COdej+1-COdej] x2N± (M 位)。相鄰擴(kuò)充碼間的碼數(shù)字差值將可有權(quán)至原始碼，但亦有一調(diào)整(+/-K)來提供非線性匹配(Nonlinear Fitting)。此調(diào)整是根據(jù)液晶顯示器電壓-轉(zhuǎn)移函數(shù)曲線，而碼擴(kuò)充和決定邏輯的可利用查對表或寄存器來儲存選擇的適當(dāng)碼或/和適當(dāng)位移?？衫斫獾氖?， k值并非與每一擴(kuò)充碼皆相同且其值是根據(jù)非線性曲線。應(yīng)了解的是，作為碼擴(kuò)充/決定處理程序的一部分，此非線性伽瑪曲線可由可選擇的電壓對Vl至V9的調(diào)整來大致匹配。如步驟330所繪示，所輸出的M+N位碼是由DAC結(jié)構(gòu)的2位串行DAC部分所使用， 搭配選擇的電壓對(VH/VL)，如以上與圖4至圖9相關(guān)的敘述，以提供伽瑪校正輸出電壓 Vout0圖13是繪示本發(fā)明另一實施例的10位DAC架構(gòu)300，此10位DAC架構(gòu)300是利用一位的管線來控制一位的電荷重布DAC(Charge-RedistributionDAC)。如同上述實施例中的一些實施例，DAC架構(gòu)300包含第一電壓對選擇級。在繪示的實施例中，電壓對選擇級包含電壓選擇器306、譯碼器308、寄存器310和碼擴(kuò)充與決定邏輯(Code Expanding & Decision logic)312。這些組件在選擇VH和VL的參考電壓鄰接對方面的操作，已參照圖4、5、6、7、8以及9所繪示的實施例來詳盡地解釋。另外，VH和VL 可利用圖12所繪示的電壓選擇器106A來設(shè)定，且參照圖12來加以描述。在繪示的實施例中，N等于2，所以碼擴(kuò)充與決定邏輯輸出共9個位，其包含位d6至dO以及兩個額外位d01 和dOO，以參照如圖5所繪示的DAC架構(gòu)來完成如以上所解釋的伽瑪擴(kuò)充和校正。此9位碼被提供至寄存器316或其它裝置，其可暫時儲存碼并以串行的方式來將碼輸出至一位串行電荷重布DAC304，首先是最低有效位，接著一次一個位(例如dOO，然后d01，然后d02，然后 d03，然后d04，然后d05，最后d06)。一位串行電荷重布DAC304包含輸出運(yùn)算放大器302，運(yùn)算放大器302的輸出回饋是耦接至其負(fù)輸入端點，而正輸入端點是耦接至電荷收集節(jié)點309。第一電容Cl是耦接于低參考電壓(VL)節(jié)點和第一電容充電節(jié)點305之間。第二電容C2是耦接于VL節(jié)點和第二電容充電節(jié)點307之間。終點電容是耦接于VL節(jié)點和節(jié)點309。不像圖4、5、6、7、8、9和12所示實施例中的兩位串行電荷重布DAC，電容Cl和C2 的電容值是彼此相等。也就是說，電容值并未被二進(jìn)制加權(quán)。再者，在給定的連續(xù)操作期間， 只有電容Cl和C2其中一者被充電。當(dāng)電容Cl和C2的一者進(jìn)行充電時，其它的電容利用電容C3來重新分布自己的電荷。電路304的操作是參照圖13A來更加詳細(xì)地討論，其中圖 13A是繪示電荷重布DAC304在產(chǎn)生輸出電壓方面的操作的連續(xù)步驟。電荷重布DAC304的開關(guān)SH和SL是由寄存器316所串行提供的位dn所控制。當(dāng)dn為“ 1 ”時，開關(guān)SH關(guān)閉， 而當(dāng)dn為“0”時，開關(guān)SL關(guān)閉。當(dāng)Sl關(guān)閉時(在圖13A中是以“ 1”來表示Sl的狀態(tài))，石開啟。當(dāng)Sl關(guān)閉時，電容Cl是根據(jù)dn的值來連接至VH或VL以進(jìn)行充電，而當(dāng)石關(guān)閉時(在圖13A中是以“0”來表示Sl的狀態(tài))，電容Cl是與電容C3并聯(lián)以進(jìn)行電荷重布。 相反地，當(dāng)歷關(guān)閉時，電容C2被充電(例如，根據(jù)dn的值來連接到VH或VL)，而當(dāng)Sl關(guān)閉時，電容C2是與電容C3并聯(lián)來進(jìn)行電荷重布。如此，在電容Cl充電的同時，電容C2是連接至電容C3來進(jìn)行電荷重布。而在電容C2充電的同時，電容Cl是連接至電容C3來進(jìn)行電荷重布?；氐綀D13A，在步驟1中，開關(guān)Sl開啟，開關(guān)歷關(guān)閉，開關(guān)S2關(guān)閉。如此，節(jié)點309 被設(shè)定至VL而電容Cl和C3兩者是耦接于節(jié)點309和VL之間。此連接方式重置兩電容的電荷。在步驟2中，開關(guān)S1關(guān)閉，g開啟，而開關(guān)S2仍然關(guān)閉。節(jié)點309仍然設(shè)定至VL， 而電容C2和C3兩者是耦接于節(jié)點309和VL之間。此連接方式重置電容C2的電荷。電容 C3仍處于重置的狀態(tài)。寄存器316提供串行位中的第一位d00。因為Sl關(guān)閉，電容Cl是根據(jù)d00的值來被充電。也就是說，如果d00為“1”，則電容Cl是連接至VH，造成充電電壓 (VH-VL)，跨在電容Cl上。如果d00為“0”，則有0充電電壓(VL-VL)跨在電容Cl上，而且沒有電荷被增加至電容Cl。從步驟3至步驟11，開關(guān)S2為開啟狀態(tài)(在圖13A的表中是以“0”來表示)，即
直到需要另一個重置操作為止。在步驟3中，開關(guān)Sl為開啟狀態(tài)。如此，開關(guān)歷為關(guān)閉狀態(tài)。被提供至串行電荷
重布DAC的位為1位串行中的下個位，例如d01。利用關(guān)閉的歷電容C2可根據(jù)d01的值來
，
充電C2，而電容Cl是與電容C3并聯(lián)于節(jié)點309與節(jié)點VL之間，以進(jìn)行電荷重布。因為在此電路中的總電容值為2C(例如，C1+C2)，電路中的總電荷被重新分布(例如分開)于電容 Cl和C3。如第1 圖所示，在此步驟后，位于節(jié)點309上的電壓變成(d00/2) * (VH-VL) +VL0在步驟4中，開關(guān)石為開啟狀態(tài)且因此開關(guān)Sl為關(guān)閉狀態(tài)。被提供至串行電荷重布DAC的位為d0。利用關(guān)閉的開關(guān)Si，電容Cl可根據(jù)d0的值來被充電。同樣地，電容C2 是與電容C3并聯(lián)于節(jié)點309與節(jié)點VL之間，以進(jìn)行電荷重布。電路中的總電荷(例如因為步驟3而儲在C2和C3中的電荷)被分開于電容Cl和C3中。如圖1 所示，在此步驟后，節(jié)點309上的電壓為(d01/2+d00/4)* (VH-VL)+VL。如此，電壓是根據(jù)相關(guān)的位位置來被二進(jìn)制加權(quán)(Binary Weighted)，此相關(guān)的位位置是例如d01的電壓貢獻(xiàn)是2倍于d00的電壓貢獻(xiàn)。應(yīng)可由此敘述明顯得知的是，當(dāng)電容Cl正被充電時，電容C2是連接至電容C3來進(jìn)行電荷重布，而當(dāng)電容C2正被充電時，電容Cl是連接至C3來進(jìn)行電荷重布。同步且交替的電荷/重布操作是持續(xù)進(jìn)行，直到最后的重布步驟(步驟11)。在步驟11后，節(jié)點309 上的電壓為控制位序列中的每一位的二進(jìn)制加權(quán)貢獻(xiàn)，其表示如下(d6/2+d5/4+d4/8+d3 /16+d2/32+dl/64+d0/128+d01/256+d00/512)*(VH-VL) +VL0 如果 d00 至 d06 全為 0，則從 DAC300所輸出的輸出電壓為VL。如果d00至d06全為1，則從DAC300所輸出的輸出電壓為 (511/512)*(VH-VL)+VL。圖14是繪示DAC架構(gòu)400，圖14A是繪示說明圖14的DAC架構(gòu)的連續(xù)操作步驟。DAC架構(gòu)400是與圖13的DAC架構(gòu)300相同，除了串行電荷重布DAC304A以外。相較于串行電荷重布DAC304，串行電荷重布DAC304A包含耦接于節(jié)點309和運(yùn)算放大器302的正輸入端間的額外開關(guān)S3 ；耦接于運(yùn)算放大器302的輸出端和中間節(jié)點間的額外開關(guān)S3 ；耦接于節(jié)點309和311之間的開關(guān)S4 ；以及耦接于節(jié)點311和運(yùn)算放大器302的正輸入端間的偏移消除電容C4。由與第7、8和9圖相關(guān)的敘述可知，這些額外的組件是操作來運(yùn)算放大器302原本就有的任何偏移電壓?，F(xiàn)請參照圖14A，圖7A的步驟1_10是與相同于與圖14相關(guān)的步驟1_10。步驟11 仍為上述與圖13和圖13A相關(guān)的最后的重布步驟，但額外的偏移消除在步驟11開始并在步驟12中持續(xù)進(jìn)行。被增加的第三開關(guān)S3在步驟1-11期間為關(guān)閉狀態(tài)，但在步驟12期間為開啟狀態(tài)。當(dāng)開關(guān)S3為關(guān)閉狀態(tài)，電容C4是基于一電壓差值來被充電，而此電壓差值為節(jié)點309的電壓與運(yùn)算放大器302輸出的輸出電壓的差值。此差值是代表運(yùn)算放大器302 內(nèi)的電壓偏移。在步驟12中，開關(guān)S3為開啟狀態(tài)而開關(guān)S4為關(guān)閉狀態(tài)，如此可透過中間節(jié)點311和已充電的電容C4來將節(jié)點309連接至運(yùn)算放大器302的正輸入端?？缭陔娙?C4上的電壓代表運(yùn)算放大器302原本就有的(或是由運(yùn)算放大器302引起的)偏移位準(zhǔn)。 此偏移電壓被加到節(jié)點309上的電壓，以補(bǔ)償位于節(jié)點311和運(yùn)算放大器302之間且由運(yùn)算放大器所提供的電壓偏移。如此，從運(yùn)算放大器輸出的輸出電壓Vout會更匹配節(jié)點309 上的電壓。當(dāng)1位管線DAC架構(gòu)是繪示于應(yīng)用N = 2的實施例的圖13和圖14中時，應(yīng)可了解的是，N可為其它整數(shù)，甚至可為0。在較佳實施例中，N為1、2或3。當(dāng)與圖13和圖14所示的N = 2的實施例比較時，根據(jù)此架構(gòu)的N = 1的實施例僅利用一位管線中的擴(kuò)充的位序列[d00 d0 dl d2 d3 d4 d5 d6]，而N= 3的實施例僅利用一位管線中的擴(kuò)充的位序列 [d00 d01 d02 d0 dl d2 d3 d4 d5d6]。其次，如上所述，DAC架構(gòu)的第一級可用與圖12的敘述相關(guān)的電壓選擇器來替代，如此VL和VH可根據(jù)M位數(shù)字輸入來分別被選擇性地設(shè)定至VSS和VCOM的一者，或是分別被選擇性地設(shè)定至VCOM和VDD的一者。再者，當(dāng)1位DAC 架構(gòu)針對10位DAC來繪示時，應(yīng)可了解，此架構(gòu)可快速地被調(diào)整來提供所需的較高或較低分辨率。此處所揭露的DAC架構(gòu)可顯著地減少高分辨率DAC架構(gòu)的DAC的面積，例如使用于DAC源極驅(qū)動器的DAC架構(gòu)。例如，可相信的是，對于10位DAC架構(gòu)而言，相比于使用已知DAC架構(gòu)來完成的10位DAC，此處揭露的DAC架構(gòu)至少減少50%面積。此DAC架構(gòu)十分適合高速、大面板和高分辨率顯示。雖然本發(fā)明已以數(shù)個實施例揭露如上，然其并非用以限定本發(fā)明，在本發(fā)明所屬技術(shù)領(lǐng)域中任何具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求書所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種二級數(shù)字模擬轉(zhuǎn)換器，其特征在于，用以根據(jù)一 M位數(shù)字輸入碼來輸出一模擬電壓，其中該二級數(shù)字模擬轉(zhuǎn)換器包含一 1位串行電荷重布數(shù)字模擬轉(zhuǎn)換器，具有接收一高參考電壓的一高參考電壓輸入節(jié)點和接收一低參考電壓的一低參考電壓輸入節(jié)點；以及一電壓選擇器，該電壓選擇器根據(jù)該M位數(shù)字輸入碼的至少一部分來將該高參考電壓和該低參考電壓設(shè)定至選定電壓。
2.根據(jù)權(quán)利要求1所述的二級數(shù)字模擬轉(zhuǎn)換器，其特征在于，該電壓選擇器是設(shè)置來從多個相鄰參考電壓對中選擇出一相鄰參考電壓對，以獲得該高參考電壓和該低參考電壓，該些相鄰參考電壓對包含8個相鄰參考電壓對，且其中該電壓選擇器根據(jù)該M位數(shù)字輸入碼的3個最高有效位來選擇該相鄰參考電壓對。
3.根據(jù)權(quán)利要求1所述的二級數(shù)字模擬轉(zhuǎn)換器，其特征在于，該電壓選擇器是設(shè)置來分別設(shè)定該高參考電壓和該低參考電壓至一低電源供應(yīng)電壓和一共模電壓，或分別設(shè)定該高參考電壓和該低參考電壓至該共模電壓和一高電源供應(yīng)電壓。
4.根據(jù)權(quán)利要求1所述的二級數(shù)字模擬轉(zhuǎn)換器，其特征在于，還包含一伽瑪校正擴(kuò)充和決定邏輯，用以根據(jù)該M位數(shù)字輸入碼來透過碼擴(kuò)充完成伽瑪校正。
5.根據(jù)權(quán)利要求1所述的二級數(shù)字模擬轉(zhuǎn)換器，其特征在于，該電壓選擇器是設(shè)置來由多個相鄰參考電壓對中選擇出一相鄰參考電壓對，以獲得該高參考電壓和低參考電壓；該些相鄰參考電壓對包含Y個相鄰參考電壓對，且其中該電壓選擇器根據(jù)該M位數(shù)字輸入碼的X個最高有效位來選擇出該相鄰參考電壓對，其中X等于Iog2Y ；以及其中該二級數(shù)字模擬轉(zhuǎn)換器，還包含一第一邏輯，用以選擇該M位數(shù)字輸入碼的該些X個最高有效位； 一 X位譯碼器，該X位譯碼器是譯碼被選擇的該些X個最高有效位，以控制該電壓選擇器；一第二邏輯，用以選擇該M位數(shù)字輸入碼的Z個最低有效位，其中Z等于M-X ； 一寄存器，用以暫時儲存至少該些Z個最低有效位且串行地提供由至少該些Z個最低有效位導(dǎo)出的多個1位控制碼，以供該1位串行電荷重布數(shù)字模擬轉(zhuǎn)換器使用；一碼擴(kuò)充和決定邏輯，包含用以選擇該些Z個最低有效位的第二邏輯，并根據(jù)至該M位數(shù)字輸入碼來經(jīng)由碼擴(kuò)充完成伽瑪校正，其中該伽瑪校正擴(kuò)充和決定邏輯是將該M位數(shù)字輸入碼擴(kuò)充1、2或3位。
6.根據(jù)權(quán)利要求1所述的二級數(shù)字模擬轉(zhuǎn)換器，其特征在于，該1位串行電荷重新分配數(shù)字模擬轉(zhuǎn)換器包含一輸出運(yùn)算放大器，具有一第一運(yùn)算放大器輸入和一第二運(yùn)算放大器輸入，該第一運(yùn)算放大器輸入耦接至該輸出運(yùn)算放大器的輸出，而該第二運(yùn)算放大器輸入耦接至一電荷收集節(jié)點；一終端電容，耦接至該電荷收集節(jié)點和該低參考電壓輸入節(jié)點間； 一第一電容，耦接至該低參考電壓輸入節(jié)點和一第一電容充電節(jié)點間； 一第二電容，耦接至該低參考電壓輸入節(jié)點和一第二電容充電節(jié)點間； 一第一開關(guān)電路，用以于多個第一電容充電周期中，根據(jù)由一 1位控制碼序列而得的1位控制碼的碼例來將該第一電容充電節(jié)點耦接至該低參考電壓輸入節(jié)點和該高參考電壓輸入節(jié)點之一，其中該1位控制碼序列是從該M位數(shù)字輸入碼導(dǎo)出；一第二開關(guān)電路，用以于多個第二電容充電周期中，根據(jù)由該1位控制碼序列而得的 1位控制碼的碼例來將該第二電容充電節(jié)點耦接至該低參考電壓輸入節(jié)點和該高參考電壓輸入節(jié)點之一；一第三開關(guān)電路，用以于接著該些第一電容充電周期的該些第二電容充電周期中，將該第一電容耦接至該電荷收集節(jié)點，以利用該終端電容來進(jìn)行電荷重布以及一第四開關(guān)電路，用以于接著該些第二電容充電周期的該些第一電容充電周期中，將該第二電容耦接至該電荷收集節(jié)點，以利用該終端電容來進(jìn)行電荷重布；以及一偏移消除裝置，包含一偏移消除電容器，具有耦接至該第二運(yùn)算放大器輸入的一第一端與耦接至一中間節(jié)點的一第二端；一第五開關(guān)電路，設(shè)置來于電荷重新分配周期間，連接該電荷收集節(jié)點至該第二運(yùn)算放大器輸入，以及連接該中間節(jié)點至該輸出運(yùn)算放大器的輸出；以及一開關(guān)，設(shè)置來于一最終電荷重新分配周期后，連接該中間節(jié)點至該偏移消除電容器的該第二端。
7.一種液晶顯示器源極驅(qū)動器，其特征在于，包含一二級數(shù)字模擬轉(zhuǎn)換器，用以根據(jù)一 M位數(shù)字輸入碼來輸出一模擬電壓，該二級數(shù)字模擬轉(zhuǎn)換器包含一 1位串行電荷重布數(shù)字模擬轉(zhuǎn)換器，具有用以接收一高參考電壓的一高參考電壓輸入節(jié)點和用以接收一低參考電壓的一低參考電壓輸入節(jié)點；一電壓選擇器，該電壓選擇器是根據(jù)該M位數(shù)字輸入碼來將該高參考電壓和該低參考電壓設(shè)定至多個選定準(zhǔn)位；以及一伽瑪校正擴(kuò)充和決定邏輯，用以根據(jù)該M位數(shù)字輸入碼來透過碼擴(kuò)充完成伽瑪校正。
8.根據(jù)權(quán)利要求7所述的液晶顯示器源極驅(qū)動器，其特征在于，該1位串行電荷重布數(shù)字模擬轉(zhuǎn)換器包含一輸出運(yùn)算放大器且具有內(nèi)建的偏移消除功能。
9.根據(jù)權(quán)利要求7所述的液晶顯示器源極驅(qū)動器，其特征在于，該伽瑪校正擴(kuò)充與決定邏輯擴(kuò)充該M位數(shù)字輸入碼1、2或3位，M為10以上的數(shù)量。
10.一種液晶顯示器源極驅(qū)動器，其特征在于，包含一二級數(shù)字模擬轉(zhuǎn)換器，用以根據(jù)一 M位數(shù)字輸入碼來輸出一模擬電壓，該二級數(shù)字模擬轉(zhuǎn)換器包含一 1位串行電荷重新分配數(shù)字模擬轉(zhuǎn)換器，具有接收一高參考電壓的一高參考電壓輸入節(jié)點和接收一低參考電壓的一低參考電壓輸入節(jié)點；一電壓選擇器，該電壓選擇器是設(shè)置來從多個相鄰參考電壓對中選擇一相鄰參考電壓對，以獲得該高參考電壓和該低參考電壓，該些相鄰參考電壓對包含Y個相鄰參考電壓對， 且該電壓選擇器根據(jù)該M位數(shù)字輸入碼的X個最高有效位來選擇出該相鄰參考電壓對，其中X等于lo&Y;以及一伽瑪校正擴(kuò)充和決定邏輯，根據(jù)該M位數(shù)字輸入碼來透過碼擴(kuò)充完成伽瑪校正，該伽瑪校正擴(kuò)充和決定邏輯由該M位數(shù)字輸入碼的Z個最低有效位提供一擴(kuò)充碼，其中Z等于 M-X ；其中，該1位串行電荷重布數(shù)字模擬轉(zhuǎn)換器是根據(jù)該擴(kuò)充碼的一位控制信號串行來工作，在該位控制信號串行中，最低有效位先被提供。
全文摘要
本發(fā)明提供一種二級數(shù)字模擬轉(zhuǎn)換器與液晶顯示器源級驅(qū)動器。源級驅(qū)動器包含二級數(shù)字模擬轉(zhuǎn)換器。此二級數(shù)字模擬轉(zhuǎn)換器是根據(jù)M位數(shù)字輸入碼來輸出模擬電壓。源級驅(qū)動器包含1位串行電荷重布數(shù)字模擬轉(zhuǎn)換器和電壓選擇器。1位串行電荷重布數(shù)字模擬轉(zhuǎn)換器具有可接收高參考電壓的高參考電壓輸入節(jié)點以及可接收低參考電壓的低參考電壓輸入節(jié)點。電壓選擇器是根據(jù)M位數(shù)字輸入碼的至少一部分來將高參考電壓和低參考電壓設(shè)定至選定電壓。
文檔編號H03M1/66GK102281073SQ20111009689
公開日2011年12月14日 申請日期2011年4月14日 優(yōu)先權(quán)日2010年4月23日
發(fā)明者涂能平 申請人:臺灣積體電路制造股份有限公司