專利名稱：逐次比較型ad變換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使逐次比較型AD變換電路中的變換精度提高的技術(shù)，尤其涉及適用于具備斬波型比較器的AD變換電路的技術(shù)。
背景技術(shù)：
在便攜電話、PDA (Personal Digital Assistants)、數(shù)字照相機(jī)等便攜電子設(shè)備中設(shè)置有用于控制設(shè)備內(nèi)部的系統(tǒng)的微型處理器，微型處理器監(jiān)視溫度或電池的電壓等來(lái)進(jìn)行控制。因此，在設(shè)備中設(shè)置檢測(cè)溫度或電池的電壓等的傳感器，在微型處理器中，多使用內(nèi)置了把來(lái)自這些傳感器的模擬信號(hào)變換為數(shù)字信號(hào)的A/D變換電路的微型處理器。另外，在微型處理器等中內(nèi)置的A/D變換電路希望其電路規(guī)模小。作為這種A/D 變換電路，已知例如圖15所示的將CMOS反相器(inverter)作為放大器來(lái)利用的所謂使用了斬波型比較器的A/D變換電路。在該A/D變換電路中，通過(guò)采樣時(shí)鐘在將CMOS反相器的輸入輸出端子間短路的狀態(tài)下，使模擬信號(hào)的輸入側(cè)的開(kāi)關(guān)(采樣開(kāi)關(guān))SSl接通，以反相器的邏輯閾值電壓作為基準(zhǔn)將輸入信號(hào)Vin采樣到電容Cs中。此后，將采樣開(kāi)關(guān)SSl斷開(kāi)，使比較電壓的輸入側(cè)的開(kāi)關(guān)SS2接通來(lái)將比較電壓Vref施加在采樣電容Cs上，同時(shí)，將CMOS反相器的輸入輸出間切斷，由此，各反相器作為放大器來(lái)動(dòng)作，輸出發(fā)生變化。此時(shí)，輸入通過(guò)3級(jí)反相器被放大，因此，輸出大體成為作為邏輯電平的電源電壓Vcc或接地電位GND，輸出Vin與Vref的大小關(guān)系的判定結(jié)果?，F(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1 日本特開(kāi)平8-321779號(hào)公報(bào)

發(fā)明內(nèi)容
發(fā)明要解決的課題在逐次比較型AD變換電路中，根據(jù)判定結(jié)果切換通過(guò)本地DAC生成的比較電壓 Vref，然后再次重復(fù)Vin與Vref的大小判定，由此如圖15A那樣逐漸縮小候補(bǔ)的范圍，得到 AD變換結(jié)果。在如此進(jìn)行重復(fù)大小判定的動(dòng)作的情況下，由于1次的判定錯(cuò)誤、特別是在早階段中的判定錯(cuò)誤的發(fā)生，例如如圖15B所示，此后根據(jù)不恰當(dāng)?shù)谋容^電壓重復(fù)錯(cuò)誤的判定，存在最終輸出錯(cuò)誤的AD變換結(jié)果的問(wèn)題。因此，提出了這樣的A/D變換電路通過(guò)在一個(gè)周期(1比特位(bit))的比較中切換本地DAC的輸出即比較電壓Vref，來(lái)將比較點(diǎn)增加到兩次，從而使變換精度提高(專利文獻(xiàn)1)。此外，由于因噪音的混入或時(shí)鐘的高速化而在比較電壓完全結(jié)束變化前進(jìn)行判定等原因，發(fā)生判定錯(cuò)誤。在上述專利文獻(xiàn)1中記載的發(fā)明具有不變更基本的電路結(jié)構(gòu)就能夠進(jìn)行應(yīng)用的優(yōu)點(diǎn)，但是由于1個(gè)周期中進(jìn)行兩次比較動(dòng)作，因此在相同時(shí)鐘頻率的情況下，變換所需的時(shí)間變?yōu)閮杀?。另外，?dāng)為了縮短變換時(shí)間而提高時(shí)鐘頻率時(shí)，容易在比較
4電壓完全結(jié)束變化前進(jìn)行判定，存在容易發(fā)生比較錯(cuò)誤的課題。本發(fā)明著眼于上述課題而提出，其目的在于在逐次比較型AD變換電路中，無(wú)需延長(zhǎng)變換所需的時(shí)間就能夠減少錯(cuò)誤的比較判定，使變換精度提高。用于解決課題的手段為了達(dá)成上述目的，本發(fā)明提供一種逐次比較型AD變換電路，其具備比較電路， 其具有經(jīng)由耦合電容級(jí)聯(lián)連接的多個(gè)放大級(jí)，該比較電路判定輸入模擬電壓和比較電壓的大小；寄存器，其順次取入該比較電路的判定結(jié)果并保存該判定結(jié)果；以及本地DA變換電路，其將該寄存器的值變換為電壓，生成所述比較電壓，所述逐次比較型AD變換電路中，所述比較電路具備第一比較部以及第二比較部，其共用所述多個(gè)放大級(jí)中的初級(jí)的放大級(jí)，第一比較部在其后級(jí)具有經(jīng)由耦合電容連接的第一放大級(jí)，第二比較部在其后級(jí)具有經(jīng)由耦合電容連接的第二放大級(jí)；第一比較點(diǎn)移位電路和第二比較點(diǎn)移位電路，第一比較點(diǎn)移位電路與所述第一放大級(jí)的輸入端子連接，第二比較點(diǎn)移位電路與所述第二放大級(jí)的輸入端子連接；以及邏輯電路部，其根據(jù)所述第一比較部的輸出以及第二比較部的輸出生成預(yù)定的代碼，并對(duì)所生成的代碼進(jìn)行運(yùn)算處理來(lái)生成在所述寄存器中存儲(chǔ)的值，所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路這樣進(jìn)行動(dòng)作當(dāng)通過(guò)所述第一比較部以及第二比較部分別放大所述輸入模擬電壓和所述比較電壓的電位差時(shí)，使所述比較電壓向互相相反的方向移動(dòng)預(yù)定量。根據(jù)上述結(jié)構(gòu)，在避開(kāi)本來(lái)的比較點(diǎn)的兩個(gè)比較點(diǎn)進(jìn)行比較，因此，尤其難以發(fā)生上位比特位的誤判定，并且由于通過(guò)第一比較部和第二比較部并行地進(jìn)行比較判定，因此， 不會(huì)延長(zhǎng)變換所需的時(shí)間。另外，由于共用本地DA變換電路和初級(jí)的放大級(jí)，因此，追加的元件較少。另外，在設(shè)置多個(gè)本地DA變換電路的情況下需要取得高度的匹配，但是通過(guò)共用，不需要取得匹配，并且由于共用初級(jí)的放大級(jí)，因此第一比較部和第二比較部之間的特性的偏差不太大。在此，理想的是，由所述邏輯電路部生成的所述預(yù)定的代碼設(shè)定有3種，在生成了第一代碼時(shí)，在下一次的比較動(dòng)作時(shí)所述本地DA變換電路生成比前一次的比較動(dòng)作時(shí)的比較電壓高的電壓，在生成了第二代碼時(shí)，在下一次的比較動(dòng)作時(shí)所述本地DA變換電路生成與前一次的比較動(dòng)作時(shí)的比較電壓相同的電壓，在生成了第三代碼時(shí)，在下一次的比較動(dòng)作時(shí)所述本地DA變換電路生成比前一次的比較動(dòng)作時(shí)的比較電壓低的電壓。由此，下一次的比較動(dòng)作中的比較電壓根據(jù)前一次的比較結(jié)果而變化，由此，即使發(fā)生了比較錯(cuò)誤，在此后的比較動(dòng)作中也可以將判定導(dǎo)向修正錯(cuò)誤的方向，最終得到錯(cuò)誤少的變換結(jié)果。另外，理想的是所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路具備分別在所述第一放大級(jí)的輸入端子或所述第二放大級(jí)的輸入端子上連接了一個(gè)端子的第一電容以及第二電容；以及切換在所述第一電容的另一端子上施加的電壓的第一切換開(kāi)關(guān)和切換在所述第二電容的另一端子上施加的電壓的第二切換開(kāi)關(guān)，所述第一切換開(kāi)關(guān)以及所述第二切換開(kāi)關(guān)切換的電壓的方向不同。由此，可以通過(guò)比較簡(jiǎn)單的電路實(shí)現(xiàn)第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路。
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而且，理想的是，若將AD變換電路的分辨率設(shè)為η比特位，將可進(jìn)行AD變換的電壓范圍的上限和下限的電位差設(shè)為FS，將通過(guò)所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路移動(dòng)的所述比較電壓的移動(dòng)量設(shè)為Δν，則當(dāng)?shù)趉比特位的比較動(dòng)作時(shí)，改變切換電壓或所述第一電容以及第二電容的電容值，以便滿足ΔΥ彡FS/2n*2(k_2)。通過(guò)在滿足上述不等式的范圍內(nèi)每次隨著比較次數(shù)的增多而減小Δ V，可以進(jìn)行錯(cuò)誤更少的比較判定。但是不需要每次減小Δν，只要滿足AV彡FSZ^Mft-2)，則最后可以為相同的值，也可以不連續(xù)地減小。通過(guò)減少使△ V變化的次數(shù)，能夠減小電路的面積，并且簡(jiǎn)化控制。而且，也可以不使切換電壓或所述第一電容以及第二電容的電容值的某一方變化，而在滿足上述不等式的范圍內(nèi)使切換電壓以及所述第一電容和第二電容的電容值雙方變化。另外，理想的是，所述本地DA變換電路具備電容陣列，其包含多個(gè)加權(quán)電容，該多個(gè)加權(quán)電容各自的一個(gè)端子共同連接在所述比較電路的輸入端子上；以及切換開(kāi)關(guān)電路，其能夠在所述多個(gè)加權(quán)電容的另一端子上分別施加輸入模擬電壓或第一基準(zhǔn)電壓或第二基準(zhǔn)電壓，所述本地DA變換電路具備在施加所述第一基準(zhǔn)電壓的第一節(jié)點(diǎn)和施加所述第二基準(zhǔn)電壓的第二節(jié)點(diǎn)之間設(shè)置的梯形電阻；以及從該梯形電阻的某個(gè)節(jié)點(diǎn)取出電位的選擇單元，所述切換開(kāi)關(guān)電路根據(jù)所述寄存器的上位側(cè)的多個(gè)比特位的值決定連接狀態(tài)，在第一期間對(duì)所述多個(gè)加權(quán)電容的另一端子施加輸入模擬電壓，在第二期間根據(jù)所述第一寄存器的值對(duì)所述多個(gè)加權(quán)電容的另一端子施加所述第一基準(zhǔn)電壓或第二基準(zhǔn)電壓，所述選擇單元根據(jù)所述寄存器的下位側(cè)的多個(gè)比特位的值決定取出的電位，通過(guò)所述切換開(kāi)關(guān)電路，將通過(guò)該選擇單元取出的電位在所述第二期間施加在所述多個(gè)加權(quán)電容中電容值最小的電容的端子上，在所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路中通過(guò)所述第一切換開(kāi)關(guān)以及所述第二切換開(kāi)關(guān)切換的電壓，被從所述本地DA變換電路的所述梯形電阻的某個(gè)節(jié)點(diǎn)取出。通過(guò)上述那樣用電容陣列和梯形電阻構(gòu)成本地DA變換電路，在AD變換電路的變換比特位數(shù)大的情況下也可以抑制本地AD變換電路的電路規(guī)模的增大，并且可以將本地 DA變換電路的梯形電阻作為在比較點(diǎn)移位電路中使用的切換電壓的生成單元來(lái)共用，因此可以抑制電路規(guī)模的增大。另外，理想的是，所述比較電路具有CMOS反相器來(lái)作為所述放大級(jí)，并且具有在各CMOS反相器的輸入輸出端子間分別設(shè)置的開(kāi)關(guān)元件、和在所述CMOS反相器間設(shè)置的耦合電容，在第一期間，使所述開(kāi)關(guān)元件處于接通狀態(tài)，在采樣電容的一個(gè)端子上施加相當(dāng)于所述CMOS反相器的邏輯閾值的電壓，以該電壓為基準(zhǔn)取入輸入模擬電壓，在第二期間，將與所述輸入模擬電壓與所述比較電壓的電位差相對(duì)應(yīng)的電荷充入所述采樣電容，并且使所述開(kāi)關(guān)元件處于斷開(kāi)狀態(tài)，通過(guò)所述CMOS反相器放大所述采樣電容的電位。由此，與使用把構(gòu)成電路的元件數(shù)多的差動(dòng)放大電路用作放大級(jí)的比較電路的情況相比，可以減小電路的占用面積并且可以高速地進(jìn)行變換動(dòng)作。另外，可以是，所述比較電路具有差動(dòng)放大電路來(lái)作為所述放大級(jí)，并且具有在各差動(dòng)放大電路的輸入輸出端子間或在輸入端子與恒定電位點(diǎn)之間分別設(shè)置的開(kāi)關(guān)元件、和在所述差動(dòng)放大電路間設(shè)置的耦合電容，在第一期間，使所述開(kāi)關(guān)元件處于接通狀態(tài)，在采樣電容中取入輸入模擬電壓，在第二期間，使所述開(kāi)關(guān)元件處于斷開(kāi)狀態(tài)，通過(guò)所述差動(dòng)放大電路來(lái)對(duì)被取入所述采樣電容的所述輸入模擬電壓與來(lái)自所述本地DA變換電路的比較電壓的電位差進(jìn)行放大。通過(guò)如上所述那樣用差動(dòng)放大電路構(gòu)成比較電路的放大級(jí)，與用CMOS反相器構(gòu)成的情況相比，可以進(jìn)行更高精度的變換。因此，可以如下那樣進(jìn)行區(qū)分在設(shè)計(jì)精度優(yōu)先的AD變換電路的情況下，使用作為放大級(jí)而具有差動(dòng)放大電路的比較電路，在設(shè)計(jì)將高速化或低成本化優(yōu)先的AD變換電路的情況下，使用作為放大級(jí)而具有CMOS反相器的比較電路。發(fā)明效果根據(jù)本發(fā)明具有以下效果在逐次比較型AD變換電路中，不延長(zhǎng)變換所需的時(shí)間就能夠減少錯(cuò)誤的比較判定，使變換精度提高。


圖1是表示本發(fā)明的逐次比較型AD變換電路的一個(gè)實(shí)施方式的電路結(jié)構(gòu)圖。圖2是表示構(gòu)成實(shí)施方式的AD變換電路的比較電路的放大級(jí)的變形例的電路結(jié)構(gòu)圖。圖3是將實(shí)施方式的AD變換電路中的第(n-1)比特位的比較動(dòng)作和第(n_2)比特位的比較動(dòng)作的部分取出進(jìn)行表示的動(dòng)作說(shuō)明圖。圖4是表示在實(shí)施方式的AD變換電路中進(jìn)行了 AD變換時(shí)的變換動(dòng)作中的本地 DAC的輸出電壓的變化的一例的說(shuō)明圖。圖5是以4比特位AD變換為例對(duì)表示實(shí)施方式的AD變換電路中的各比特位的比較結(jié)果的代碼的處理方法進(jìn)行表示的說(shuō)明圖。圖6是表示在實(shí)施方式的AD變換電路中第一次判定結(jié)果變?yōu)?1，0)時(shí)的AD變換的進(jìn)展情況的變換說(shuō)明圖。圖7是表示在實(shí)施方式的AD變換電路中第一次判定結(jié)果變?yōu)?0，1)時(shí)的AD變換的進(jìn)展情況的變換說(shuō)明圖。圖8是表示在實(shí)施方式的AD變換電路中第一次判定結(jié)果變?yōu)?0，0)時(shí)的AD變換的進(jìn)展情況的變換說(shuō)明圖。圖9是表示本發(fā)明的逐次比較型AD變換電路的第二實(shí)施方式的電路結(jié)構(gòu)圖。圖10是表示本發(fā)明的AD變換電路中的斬波型比較器的另一實(shí)施例的電路結(jié)構(gòu)圖。圖11是表示比較器的放大級(jí)使用了差動(dòng)放大電路的第二實(shí)施例的電路結(jié)構(gòu)圖。圖12是表示比較器的放大級(jí)使用了差動(dòng)放大電路的第三實(shí)施例的電路結(jié)構(gòu)圖。圖13是表示比較器的放大級(jí)使用了差動(dòng)放大電路的第三實(shí)施例的變形例的電路結(jié)構(gòu)圖。圖14是表示具備斬波型比較器的現(xiàn)有的AD變換電路的結(jié)構(gòu)例的電路結(jié)構(gòu)圖。圖15A是表示現(xiàn)有的一般的AD變換電路的變換的動(dòng)作原理的動(dòng)作說(shuō)明圖。圖15B是表示現(xiàn)有的一般的AD變換電路中發(fā)生誤判定時(shí)的變換的情況的動(dòng)作說(shuō)明圖。
具體實(shí)施例方式以下，根據(jù)

本發(fā)明的優(yōu)選實(shí)施方式。圖1表示本發(fā)明的逐次比較型AD變換電路的一個(gè)實(shí)施方式。圖1所示的AD變換電路具備對(duì)輸入到模擬輸入端子的模擬輸入Vin和施加到基準(zhǔn)電壓端子的比較電壓Vref 交替進(jìn)行采樣并保存(保持t 3 )差電壓的采樣/保存(sample · hold)電路11 ；放大通過(guò)該采樣/保存電路11采樣的差電壓的斬波型比較器12 ；依次取入該斬波型比較器12的輸出的逐次比較寄存器13 ；以及本地DA變換電路14，其內(nèi)部的開(kāi)關(guān)根據(jù)從該寄存器13輸出的信號(hào)進(jìn)行切換，由此將對(duì)寄存器13的輸出代碼進(jìn)行DA變換所得的電壓作為比較電壓 Vref,向上述采樣/保存電路11輸出。采樣/保存電路11由通過(guò)采樣時(shí)鐘Φ s和與其反相的時(shí)鐘/Φ s互補(bǔ)地接通、斷開(kāi)的一對(duì)采樣用開(kāi)關(guān)SS1、SS2 ；和在該開(kāi)關(guān)SS1、SS2的連接節(jié)點(diǎn)與上述斬波型比較器12的輸入端子之間連接的采樣電容Cs構(gòu)成。另外，斬波型比較器12由以下各部構(gòu)成將3個(gè)CMOS反相器INV1、INV21、INV31 經(jīng)由耦合電容C21、C31級(jí)聯(lián)連接，針對(duì)各個(gè)反相器設(shè)置將輸入輸出端子間短路的開(kāi)關(guān)Si、 S21、S31，并且在第二級(jí)的反相器INV21的輸入側(cè)連接了比較點(diǎn)移位電路CPSl的第一比較器部CMPl ；共用初級(jí)的反相器INV1，在其后級(jí)經(jīng)由耦合電容C22、C32級(jí)聯(lián)連接兩個(gè)CMOS反相器INV22、INV32，并且在反相器INV22的輸入側(cè)連接了比較點(diǎn)移位電路CPS2的第二比較器部CMP2 ；和邏輯電路部LG。并且，第一和第二比較器部CMPl、CMP2的輸出被提供給邏輯電路部LG，邏輯電路部LG根據(jù)兩個(gè)輸出生成比較點(diǎn)移位電路CPS1、CPS2的控制信號(hào)。上述各CMOS反相器如圖2所示，可以使用在輸入端子和輸出端子之間連接反饋電容Cf來(lái)使CMOS反相器INVi具有增益的CMOS反相器。在上述比較器部CMPl中，在采樣期間將開(kāi)關(guān)Si、S21、S31接通，將反相器INV1、 INV21、INV31的輸入輸出短路，由此，各反相器的輸入電位和輸出電位成為與其邏輯閾值 VLT相等的電位。因此，在采樣/保存電路11中，通過(guò)采樣時(shí)鐘Φ8將輸入端子側(cè)的開(kāi)關(guān) SSl設(shè)為接通狀態(tài)時(shí)，在采樣電容Cs中以VLT為基準(zhǔn)對(duì)輸入模擬電壓Vin進(jìn)行采樣。即，在 Cs中充入與VLT和Vin的電位差對(duì)應(yīng)的電荷。另外，在耦合電容C21、C31中充入各反相器的邏輯閾值的差分電壓(VLT21-VLT1)、(VLT31-VLT21)。比較器部CMP2的反相器INV22和 INV32將輸入輸出端子間的開(kāi)關(guān)S22、S32接通，同樣在耦合電容C22、C32中充入各反相器的邏輯閾值的差分電壓。在比較判定時(shí)(保存(hold)期間)，在采樣/保存電路11中通過(guò)采樣時(shí)鐘/Φ s 將參考側(cè)的開(kāi)關(guān)SS2設(shè)為接通狀態(tài)。由此，在采樣電容Cs中剩余與輸入模擬電壓Vin和比較電壓Vref的電位差(Vref-Vin)對(duì)應(yīng)的電荷。另外，在比較器12中通過(guò)Φ s將開(kāi)關(guān)Si、 S2US31斷開(kāi)，反相器INV1、INV21、INV31的輸入輸出間被切斷，由此，各反相器作為放大器來(lái)動(dòng)作，輸出根據(jù)輸入電位而變化。并且，此時(shí)經(jīng)由采樣電容Cs向初級(jí)的反相器INVl的輸入端子傳遞了電位差 (Vref-Vin)，在第一比較器部CMPl中，該電位差通過(guò)反相器INVl、INV21、INV31被逐步放大。另外，在第二比較器部CMP2中也同樣地通過(guò)反相器INV1、INV22、INV32逐步將該電位差放大。其結(jié)果，在反相器INV31和INV32的輸出中表現(xiàn)出比較輸入模擬電壓Vin和比較電壓Vref所得的結(jié)果。在該實(shí)施方式中，比較點(diǎn)移位電路CPSl包括在反相器INV21的輸入端子上連接了一個(gè)端子的電容CSl ；和連接在該電容的另一端子上、能夠切換為預(yù)定的基準(zhǔn)電壓VrefO 和Vrefl的開(kāi)關(guān)SW11。另外，比較點(diǎn)移位電路CPS2包括在反相器INV22的輸入端子上連接了一個(gè)端子的電容CS2 ；和連接在該電容的另一端子上、能夠切換為預(yù)定的基準(zhǔn)電壓VrefO 和Vref2的開(kāi)關(guān)SW12。電容CSl和CS2彼此相同，例如可以與構(gòu)成本地DA變換電路14的加權(quán)電容中的最小的電容為相同電容值。開(kāi)關(guān)SWll和SW12進(jìn)行電壓的切換動(dòng)作，以便向CS1、CS2施加在互相相反的方向上變化的電壓。即，控制切換開(kāi)關(guān)SW11、SW12和施加電壓，以便最初施加相同的電壓基準(zhǔn)電壓VrefO，此后對(duì)一方施加比VrefO高的電壓Vrefl，對(duì)另一方施加比VrefO低的電壓 Vref20而且，與采樣時(shí)鐘Φ s同步地進(jìn)行開(kāi)關(guān)SWll和SW12的切換、即基準(zhǔn)電壓的切換。 此外，可以最初不施加相同的電壓基準(zhǔn)電壓VrefO而施加不同的電壓Vrefl、Vref2，此后， 對(duì)一方施加比最初施加的電壓Vrefl高的電壓Vrefl，，對(duì)另一方施加比Vref2低的電壓 Vref2'ο如上所述，在比較點(diǎn)移位電路CPSl中，在采樣時(shí)和比較動(dòng)作時(shí)，將對(duì)電容CSl的端子施加的電壓如VrefO —Vrefl那樣向升高的方向切換，另一方面，在比較點(diǎn)移位電路 CPS2中，將對(duì)電容CS2的端子施加的電壓如VrefO — Vref2那樣向下降的方向切換，由此， 通過(guò)比較點(diǎn)移位電路CPSl從電容C21中取出電荷，通過(guò)比較點(diǎn)移位電路CPS2向電容C22 注入電荷。其結(jié)果，分別輸出與在比較點(diǎn)移位電路CPSl中將比較電壓(比較點(diǎn))變更為 Vref+AVl、在比較點(diǎn)移位電路CPS2中將比較點(diǎn)變更為Vref-AV2來(lái)進(jìn)行比較時(shí)等同的判定結(jié)果。將根據(jù)施加電壓的變化AVrefl ( = Vrefl-VrefO), Δ Vref2 ( = Vref0-Vref2)通過(guò)各電容CS1、CS2注入的電荷與電容C21、C22進(jìn)行分配而變化的電壓除以反相器INVl的增益Al，由此上述比較點(diǎn)的變化量八VI、AV2可以作為輸入換算值來(lái)表示，如下式這樣。AVl = CSl/(C21+CS1) X Δ Vrefl/AlΔ V2 = CS2/ (C22+CS2) X Δ Vref2/Al在具有η比特位的分辨率的AD變換電路中，在第k比特位的比較動(dòng)作時(shí)，通過(guò)設(shè)定AVrefl、八\^^2或051丄52以使?jié)M足Δ VI、Δ V2彡FS/2n*2(k_2)，得到誤判定少的變換結(jié)果。此外，F(xiàn)S是可進(jìn)行AD變換的電壓范圍FSR(Full Scale Range)的上限和下限的電位差。 如圖1的實(shí)施方式那樣，當(dāng)電容CS1、CS2的值固定時(shí)，在每次比較動(dòng)作時(shí)使切換前后的電壓差A(yù)VrefU AVref2變化即可。但是，不需要每次減小AV，只要滿足ΔV彡FS/2n*2(k_2)， 到最后可以是相同的值，也可以不連續(xù)地減小。通過(guò)減少使△ V變化的次數(shù)，能夠在減小電路的面積的同時(shí)簡(jiǎn)化控制。在此，使用圖3說(shuō)明本實(shí)施方式的斬波型比較器12的動(dòng)作原理。在圖3中取出第(n-1)比特位的比較動(dòng)作和第(n-2)比特位的比較動(dòng)作的部分來(lái)表示。如該圖所示，在本實(shí)施方式中，避開(kāi)本來(lái)的比較點(diǎn)、即避開(kāi)僅具有1個(gè)比較器部的情況下設(shè)定的比較點(diǎn)，向其上下移動(dòng)來(lái)設(shè)定兩個(gè)比較點(diǎn)。并且，隨著比較的次數(shù)的增加，比較點(diǎn)的移動(dòng)量變得越小。如前所述，也可以代替每次減小Δν，而設(shè)定ΔΥ使得滿足ΔΥ彡FS/2n*2(k_2)，到最后使用相同的值，或者不連續(xù)地減小。而且，根據(jù)輸入的電壓范圍，例如用(1,0), (0,1) > (0,0)這三種代碼來(lái)表示判定結(jié)果。因此，在圖1的邏輯電路部LG中設(shè)置了根據(jù)比較器部CMPl和CMP2的輸出生成上述三種代碼的由邏輯門等構(gòu)成的變換電路。變換電路當(dāng)比較器部CMP1、CMP2的輸出為1，1時(shí)生成(1，0)代碼，當(dāng)CMPl、CMP2的輸出為0，1時(shí)生成(0，1)代碼，當(dāng)CMPl、CMP2的輸出為 0、0時(shí)生成(0，0)代碼。這種電路可以通過(guò)AND門和異或門等實(shí)現(xiàn)。比較點(diǎn)始終將比較器部CMP2設(shè)為低，CMP1、CMP2的輸出不會(huì)為1，0，因此可以不考慮與該情況對(duì)應(yīng)的代碼。然后，當(dāng)?shù)?n-2)比特位的比較動(dòng)作時(shí)，根據(jù)表示第(n-1)比特位的判定結(jié)果的3 種代碼，當(dāng)其為(1，0)時(shí)，像⑴那樣進(jìn)行將比較點(diǎn)都向高的方向移動(dòng)后的比較。另外，當(dāng)?shù)?n-1)比特位的判定結(jié)果為(0，1)時(shí)，像⑵那樣進(jìn)行將比較點(diǎn)向接近的方向移動(dòng)后的比較，當(dāng)判定結(jié)果為(0，0)時(shí)，像(3)那樣進(jìn)行將比較點(diǎn)都向低的方向移動(dòng)后的比較。艮口， 根據(jù)前一次的比較動(dòng)作的判定結(jié)果(代碼)，在(1)、(2), (3)的某個(gè)范圍內(nèi)進(jìn)行接下來(lái)的比較動(dòng)作。圖4表示按照上述原理進(jìn)行了 AD變換的情況下的變換動(dòng)作過(guò)程中的本地DAC的輸出電壓的變化的一例。該圖對(duì)應(yīng)于表示使用現(xiàn)有的斬波型比較器在本來(lái)的比較點(diǎn)進(jìn)行AD 變換時(shí)的本地DAC的輸出電壓的變化的圖16(B)，當(dāng)比較圖4和圖16⑶時(shí)可知，當(dāng)應(yīng)用進(jìn)行避開(kāi)了本來(lái)的比較點(diǎn)的比較的本實(shí)施方式時(shí)，當(dāng)輸入電壓Vin的電位接近本來(lái)的比較點(diǎn)時(shí)難以發(fā)生上位比特位的誤判定，最終得到錯(cuò)誤少的變換結(jié)果。此外，通過(guò)重復(fù)上述那樣的比較所得到的結(jié)果(3種2比特位代碼)如圖5所示， 通過(guò)每次移動(dòng)1位來(lái)相加并對(duì)最下位比特位進(jìn)行舍去等處理，從而可以得到本來(lái)的AD變換結(jié)果。因此，在圖1的邏輯電路部LG中設(shè)置了由比特位移位器(移位寄存器)、加法器等構(gòu)成的運(yùn)算電路。最下位比特位的處理不限于舍去，也可以進(jìn)位。圖5的運(yùn)算結(jié)果被存儲(chǔ)在逐次比較寄存器13中。當(dāng)將AD變換電路安裝在具有CPU的微型處理器那樣的LSI中時(shí)， 可以通過(guò)CPU進(jìn)行上述運(yùn)算。圖6表示在應(yīng)用了上述實(shí)施方式的5比特位的AD變換電路中，第1次的判定中生成了(1，0)代碼的情況下的此后的比較動(dòng)作的遷移的可能性，圖7表示在第1次的判定中生成了(0，1)代碼的情況下的此后的比較動(dòng)作的遷移的可能性，圖8表示在第1次的判定中生成了(0，0)代碼的情況下的此后的比較動(dòng)作的遷移的可能性。第5次的判定結(jié)果中的虛線表示的箭頭對(duì)應(yīng)于生成了(0，1)代碼的情況，意味著進(jìn)行圖5那樣的舍去等處理。如上所述，根據(jù)本實(shí)施方式的AD變換電路，通過(guò)在圖15的現(xiàn)有的斬波型比較器 (相當(dāng)于第一比較器部)上追加由兩個(gè)反相器和用于AC耦合的兩個(gè)電容元件構(gòu)成的第二比較器部、以及針對(duì)各個(gè)比較器部而設(shè)置的比較點(diǎn)移位電路，具有不延長(zhǎng)變換時(shí)間就能得到高精度的AD變換結(jié)果的效果。另外，在兩個(gè)比較器部中共用初級(jí)的反相器INV1，因此是在兩個(gè)比較器部的輸出之間難以產(chǎn)生誤差的結(jié)構(gòu)，并且追加的電路規(guī)模很小，可以避免大幅度的成本上升。
而且，在上述實(shí)施方式中說(shuō)明了隨著比較的次數(shù)增多比較點(diǎn)的移動(dòng)量變小的情況，但是也可以設(shè)定 AVrefl、AVref2 或 CS1、CS2，或者設(shè)定 Δ Vref 1、Δ Vref2 和 CS1、CS2，
以便在滿足AVk彡FS/2n*2(k_2)的條件的同時(shí)，如AVk = AVk-I = AVk~2......那樣
在多個(gè)比特位的比較中使比較點(diǎn)的移動(dòng)量相同，由此可以減少構(gòu)成比較點(diǎn)移位電路的元件數(shù)，減小面積。圖9表示本發(fā)明的逐次比較型AD變換電路的第二實(shí)施方式。該實(shí)施方式作為本地DA變換電路而使用組合了電荷分配型和電阻分壓型的DA變換電路，并且將在比較點(diǎn)移位電路CPS1、CPS2中對(duì)電容CS1、CS2施加的基準(zhǔn)電壓VrefO、Vref 1、Vref 2從通過(guò)本地DA 變換電路14的梯形電阻RLD分壓而得到的電壓取出來(lái)進(jìn)行使用。圖9的本地DA變換電路14具有包含具有2的η次冪的加權(quán)的加權(quán)電容CO、
Cl.......Cn-I的電容陣列；以及由串聯(lián)形態(tài)的電阻Rl 1 構(gòu)成的梯形電阻RLD。電阻
Rl 1 通常被設(shè)定為相同電阻值。加權(quán)電容C0、C1.......Cn-I的一個(gè)端子被共同連接，
并與比較器12的第一級(jí)的反相器INVl的輸入端子連接。在加權(quán)電容CO、Cl.......Cn-I中Cl.......Cn-I的另一端子上，通過(guò)切換開(kāi)關(guān)
Sffl SWn-I可以施加基準(zhǔn)電壓Vref_h、Vref_l或者輸入電壓Vin的某一個(gè)。另外，在加權(quán)電容CO的另一端子上，通過(guò)切換開(kāi)關(guān)SWO可以施加梯形電阻RLD的選擇電壓或輸入電壓
Vin的某一個(gè)。此外，將加權(quán)電容C0、C1.......Cn-I合并而得的電容相當(dāng)于圖1中的采樣
電容Cs。基準(zhǔn)電壓Vref_l可以使用接地電位。雖未圖示，但在梯形電阻RLD中設(shè)置了取出該梯形電阻的各節(jié)點(diǎn)的電位的開(kāi)關(guān)。 在該實(shí)施方式中，上述切換開(kāi)關(guān)SWO SWn-I由逐次比較寄存器13的上位側(cè)的比特位控制，梯形電阻的開(kāi)關(guān)由寄存器13的下位側(cè)的比特位控制。具體來(lái)說(shuō)，根據(jù)寄存器13的下位側(cè)的比特位使用梯形電阻RLD的電位時(shí)，將梯形電阻的開(kāi)關(guān)中的某一個(gè)開(kāi)關(guān)設(shè)為接通狀態(tài)，切換開(kāi)關(guān)SWO SWn-I中僅SWO動(dòng)作，SWl SWn-I不動(dòng)作。另外，當(dāng)使用加權(quán)電容CO、Cl、......Cn-I時(shí)，基準(zhǔn)電壓Vref_h或Vref_l經(jīng)由切
換開(kāi)關(guān)SWO被傳遞到電容CO。SWl SWn-I在采樣時(shí)與Vin的輸入端子連接，在比較判定時(shí)根據(jù)寄存器13的上位側(cè)的比特位與基準(zhǔn)電壓Vref_h或Vref_l連接。上述切換開(kāi)關(guān)SWO SWn-I根據(jù)逐次比較寄存器13的值和采樣時(shí)鐘來(lái)決定連接端子。在圖9中表示了各開(kāi)關(guān)的采樣期間中的狀態(tài)，切換開(kāi)關(guān)SWO SWn-I全部與輸入電
壓Vin側(cè)連接，在對(duì)應(yīng)的加權(quán)電容CO、Cl.......Cn-I的另一端子上施加輸入電壓Vin，充
入與Vin對(duì)應(yīng)的電荷。另外，切換開(kāi)關(guān)SWll和SW12與從梯形電阻RLD將中間的電壓(圖中為相同的電壓)施加到電容CSl、CS2的一側(cè)連接。當(dāng)成為比較判定期間(保存期間)時(shí)，切換開(kāi)關(guān)SWl SWn-I根據(jù)此時(shí)的逐次比較寄存器的值，與Vref_h或Vref_l的某一方連接。另外，切換開(kāi)關(guān)SWO是梯形電阻RLD的選擇電壓，根據(jù)逐次比較寄存器的值決定選擇哪個(gè)節(jié)點(diǎn)的電壓。而且，切換開(kāi)關(guān)SWll被切換到高電壓側(cè)，SW12被切換到低電壓側(cè)。在本地DA變換電路中，在比較判定期間，通過(guò)對(duì)加權(quán)電容C0、C1.......Cn-I的另
一端子施加Vref_h和Vref_l中的某個(gè)基準(zhǔn)電壓，剩余與所施加的電壓和剛剛之前施加的
輸入電壓Vin的電位差對(duì)應(yīng)的電荷，其在CO、Cl.......Cn-I間被分配，在公共連接節(jié)點(diǎn)上
產(chǎn)生的電壓被提供給作為比較器的反相器INVl的輸入端子。
在比較器中，在采樣期間開(kāi)關(guān)Sl被接通，將反相器INVl的輸入輸出短路，由此， 輸入電位和輸出電位變?yōu)榕c反相器的邏輯閾值VLT相等的電位。由此，在加權(quán)電容CO、
Cl.......Cn-I中以VLT為基準(zhǔn)對(duì)輸入模擬電壓Vin進(jìn)行采樣。S卩，充入與VLT和Vin的
電位差對(duì)應(yīng)的電荷。在比較判定時(shí)如前所述，在本地DAC中，切換開(kāi)關(guān)SWO SWn-I根據(jù)寄存器13的值與基準(zhǔn)電壓仲時(shí)_1!或￥儀乙1連接。由此，對(duì)反相器INVl的輸入端子供給與剛剛之前采樣的輸入模擬電壓和根據(jù)切換開(kāi)關(guān)SWO SWn-I的狀態(tài)決定的比較電壓的電位差相對(duì)應(yīng)的電位。并且，此時(shí)開(kāi)關(guān)Sl被斷開(kāi)，反相器INVl的輸入端子和輸出端子分離，因此，反相器作為放大器而工作，將輸入電位放大后輸出。在電阻分壓型DA變換部中，在梯形電阻RLD的一個(gè)端子上施加基準(zhǔn)電壓Vref_h， 另外，在梯形電阻RLD的另一個(gè)端子上施加基準(zhǔn)電壓Verf_l，將以電阻比將它們的電位差分壓而得的某個(gè)電壓，通過(guò)用逐次比較寄存器13的下位側(cè)的比特位控制的開(kāi)關(guān)取出。如上所述，例如在10比特位的DA變換電路中，在僅為電荷分配型時(shí)需要最小電容 CO的21°倍(約1000倍)的電容，通過(guò)將電阻分壓型與電荷分配型組合，僅設(shè)置CO的25倍 (32倍)的電容和32個(gè)電阻即可，具有在面積方面有利的優(yōu)點(diǎn)。而且，在該實(shí)施方式中，用開(kāi)關(guān)SW11、SW12選擇通過(guò)梯形電阻RLD生成的某個(gè)電壓，并使其施加在比較點(diǎn)移位電路CPSl、CPS2的電容CSl、CS2的一個(gè)端子上，因此不需要僅為了比較點(diǎn)移位電路CPSl、CPS2而設(shè)置圖1的生成基準(zhǔn)電壓VrefO、Vrefl、Vref2的電路， 具有能夠減小面積的優(yōu)點(diǎn)。在圖9的實(shí)施方式中，表示了用開(kāi)關(guān)SW11、Sff 12選擇通過(guò)梯形電阻RLD分壓而得的某個(gè)電壓，并使其施加在比較點(diǎn)移位電路CPS1、CPS2的電容CS1、CS2的一個(gè)端子上那樣的構(gòu)成，但是，也可以用開(kāi)關(guān)SW11、SW12不選擇分壓后的電壓而選擇分壓前的電壓Vref_h、 Vref_l并施加在CS1、CS2的一個(gè)端子上。在這種情況下，開(kāi)關(guān)SWll像Vref_l — Vref_h那樣進(jìn)行切換，開(kāi)關(guān)SW12像Vref_h — Vref_l那樣進(jìn)行切換即可。這種切換方式也可以應(yīng)用于本地DA變換電路不具有梯形電阻、而是僅由加權(quán)電容和切換開(kāi)關(guān)構(gòu)成的電路的情況。接著，說(shuō)明上述各實(shí)施方式的AD變換電路中的斬波型比較器的其它實(shí)施例。圖 10 圖13是代替構(gòu)成斬波型比較器的放大級(jí)的CMOS反相器而使用差動(dòng)放大電路的實(shí)施例。其中，圖10是作為放大級(jí)，代替CMOS反相器而使用了單端(single end)的差動(dòng)放大電路的比較器的例子，表示了采樣/保存電路11和比較器12中的第一比較器部CMPl 的初級(jí)和第二級(jí)的放大級(jí)，省略了第三級(jí)的放大級(jí)、第二比較器部CMP2和邏輯電路部LG的圖示。在該實(shí)施例的比較器中，在初級(jí)的差動(dòng)放大電路AMPl的反相輸入端子上連接采樣電容Cs的一個(gè)端子，在同相輸入端子上施加了預(yù)定的基準(zhǔn)電壓Vref3。另外，在差動(dòng)放大電路AMPl的輸出端子上經(jīng)由耦合電容C21連接了第二級(jí)的差動(dòng)放大電路AMP2的反相輸入端子，在該差動(dòng)放大電路AMP2的同相輸入端子上施加了與AMPl相同的基準(zhǔn)電壓Vref3。并且，在各差動(dòng)放大電路AMPl、AMP2的輸出端子和反相輸入端子之間分別連接了輸入輸出短路用的開(kāi)關(guān)Si、S21。而且，在第二級(jí)的差動(dòng)放大電路AMP2的反相輸入端子上連接了由電容Csl和切換開(kāi)關(guān)SWll構(gòu)成的比較點(diǎn)移位電路CPS1。雖未圖示，但在第二比較CN 102379085 A
說(shuō)明書(shū)
10/11 頁(yè) 器部CMP2中也同樣。上述基準(zhǔn)電壓Vref3只要是恒定電壓則可以是任何電壓。在采樣電容Cs中以該恒定電壓Vref3為基準(zhǔn)對(duì)輸入電壓進(jìn)行采樣。比較點(diǎn)移位電路CPSl控制切換開(kāi)關(guān)SWll以便在采樣時(shí)對(duì)電容Csl施加電壓VrefO，在比較時(shí)施加比VrefO高的電壓Vrefl來(lái)移動(dòng)比較
點(diǎn)ο雖未圖示，但在第二比較器部(CMP》中這樣進(jìn)行動(dòng)作將比較點(diǎn)移位電路(CPS2) 從電壓VrefO切換到比其低的電壓Vref2，使比較點(diǎn)向與第一比較器部相反的方向移位。如上所述，通過(guò)用差動(dòng)放大電路構(gòu)成比較器12的放大級(jí)，與通過(guò)CMOS反相器構(gòu)成的所述實(shí)施方式相比能夠進(jìn)行更高精度的變換。圖11表示作為比較器12的放大級(jí)而使用差動(dòng)放大電路的另一實(shí)施例。在圖10 的實(shí)施例中，將比較點(diǎn)移位電路CPSl連接在第二級(jí)的差動(dòng)放大電路AMP2的反相輸入端子上，與之相對(duì)，在該實(shí)施例中將CPSl連接在了 AMP2的同相輸入端子上。另外，為了在采樣時(shí)將基準(zhǔn)電壓Vref 3施加在差動(dòng)放大電路AMP2的反相輸入端子上并在比較時(shí)分離，設(shè)置了輸入開(kāi)關(guān)SS3。比較點(diǎn)移位電路CPSl與圖10的實(shí)施例相反，這樣控制切換開(kāi)關(guān)SWll 在采樣時(shí)施加電壓VrefO，在比較時(shí)施加比其低的電壓Vref2。圖12表示作為比較器12的放大級(jí)而使用差動(dòng)放大電路，并且構(gòu)成為全差動(dòng)型的比較器的實(shí)施例。在該實(shí)施例中，在第二級(jí)的差動(dòng)放大電路AMP2的反相輸入端子和同相輸入端子上分別連接了比較點(diǎn)移位電路CPSla和CPSlb。比較點(diǎn)移位電路CPSla這樣控制切換開(kāi)關(guān)SWlIa 在采樣時(shí)施加電壓VrefO，在比較時(shí)施加比其高的電壓Vrefl。比較點(diǎn)移位電路CPS2與CPSl相反而這樣控制切換開(kāi)關(guān)SWllb 在采樣時(shí)施加電壓VrefO，在比較時(shí)施加比其低的電壓Vref2。圖13表示圖12的實(shí)施例的比較器12的變形例。該變形例中，在差動(dòng)放大電路 AMPUAMP2的各輸入端子和輸出端子之間連接的開(kāi)關(guān)Sla、Slb以及S21a、S21b的一個(gè)端子不與AMP1、AMP2的輸出端子連接，而與施加了基準(zhǔn)電壓Vref3的恒定電位點(diǎn)連接。圖12的實(shí)施例的比較器在差動(dòng)放大電路的增益低或高的情況下都有效，與之相對(duì)，圖13的變形例的比較器當(dāng)應(yīng)用于差動(dòng)放大電路的增益低的情況時(shí)得到理想的結(jié)果。此外，如圖12以及圖13所示，使用具有差動(dòng)輸出的差動(dòng)放大電路的比較器在來(lái)自前級(jí)的信號(hào)不是差動(dòng)信號(hào)而是單相信號(hào)時(shí)也可以應(yīng)用。在該情況下，各差動(dòng)放大電路的一個(gè)輸入端子經(jīng)由電容元件與接地電位那樣的恒定電位連接并固定即可。另外，也可以將差動(dòng)放大電路的一個(gè)輸入端子分別經(jīng)由電容元件與接地電位和電源電壓連接。由此，對(duì)于在接地電位和電源電壓上同樣地施加的噪音，可以使差動(dòng)放大電路的輸入端子的電位穩(wěn)定， 得到噪音的影響小的輸出。以上，基于實(shí)施方式具體說(shuō)明了本發(fā)明人做出的發(fā)明，但是本發(fā)明不限于上述實(shí)施方式。例如在上述實(shí)施方式中表示了將比較點(diǎn)移位電路CPS1、CPS2的電容CS1、CS2各設(shè)置一個(gè)的情況，但是也可以設(shè)置多個(gè)電容和切換開(kāi)關(guān)，使要連接的電容構(gòu)成為可變。另外，在實(shí)施方式中表示了將放大級(jí)(CMOS反相器)級(jí)聯(lián)連接了 3級(jí)的比較器，但是也可以級(jí)聯(lián)連接兩個(gè)放大級(jí)，或者級(jí)聯(lián)連接4個(gè)放大級(jí)。而且，在使用了差動(dòng)放大電路的圖10 圖13中，在各差動(dòng)放大電路的輸入端子和輸出端子之間，例如可以如圖11或圖12 中用虛線所示那樣，連接反饋電容Cf，使用能夠調(diào)整增益的放大級(jí)。
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產(chǎn)業(yè)上的可利用性本發(fā)明可以用于具備斬波型比較器的AD變換電路。符號(hào)說(shuō)明11采樣/保存電路12比較器13逐次比較寄存器14本地DA變換電路LG邏輯電路CMPl第一比較器部(第一比較部)CMP2第二比較器部(第二比較部)INV CMOS反相器(放大級(jí))AMP差動(dòng)放大電路(放大級(jí))CPS1、CPS2比較點(diǎn)移位電路SS1、SS2采樣用開(kāi)關(guān)S1、S21、S31、S22、S32 短路用開(kāi)關(guān)Cs采樣電容C21、C31、C22、C32 耦合電容RLD梯形電阻CO Cn-I加權(quán)電容SWO SWn-I切換開(kāi)關(guān)
權(quán)利要求
1.一種逐次比較型AD變換電路，其具備比較電路，其具有經(jīng)由耦合電容級(jí)聯(lián)連接的多個(gè)放大級(jí)，該比較電路判定輸入模擬電壓和比較電壓的大小；寄存器，其順次取入該比較電路的判定結(jié)果并保存該判定結(jié)果；以及本地DA變換電路，其將該寄存器的值變換為電壓，生成所述比較電壓，所述逐次比較型AD變換電路的特征在于，所述比較電路具備第一比較部以及第二比較部，其共用所述多個(gè)放大級(jí)中的初級(jí)的放大級(jí)，第一比較部在其后級(jí)具有經(jīng)由耦合電容連接的第一放大級(jí)，第二比較部在其后級(jí)具有經(jīng)由耦合電容連接的第二放大級(jí)；第一比較點(diǎn)移位電路和第二比較點(diǎn)移位電路，第一比較點(diǎn)移位電路與所述第一放大級(jí)的輸入端子連接，第二比較點(diǎn)移位電路與所述第二放大級(jí)的輸入端子連接；以及邏輯電路部，其根據(jù)所述第一比較部的輸出以及第二比較部的輸出生成預(yù)定的代碼， 并對(duì)所生成的代碼進(jìn)行運(yùn)算處理來(lái)生成在所述寄存器中存儲(chǔ)的值，所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路這樣進(jìn)行動(dòng)作當(dāng)通過(guò)所述第一比較部以及第二比較部分別放大所述輸入模擬電壓和所述比較電壓的電位差時(shí)，使所述比較電壓向互相相反的方向移動(dòng)預(yù)定量。
2.根據(jù)權(quán)利要求1所述的逐次比較型AD變換電路，其特征在于，由所述邏輯電路部生成的所述預(yù)定的代碼設(shè)定有3種，在生成了第一代碼時(shí)，在下一次的比較動(dòng)作時(shí)所述本地DA變換電路生成比前一次的比較動(dòng)作時(shí)的比較電壓高的電壓，在生成了第二代碼時(shí)，在下一次的比較動(dòng)作時(shí)所述本地 DA變換電路生成與前一次的比較動(dòng)作時(shí)的比較電壓相同的電壓，在生成了第三代碼時(shí)，在下一次的比較動(dòng)作時(shí)所述本地DA變換電路生成比前一次的比較動(dòng)作時(shí)的比較電壓低的電壓。
3.根據(jù)權(quán)利要求1或2所述的逐次比較型AD變換電路，其特征在于，所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路具備分別在所述第一放大級(jí)的輸入端子或所述第二放大級(jí)的輸入端子上連接了一個(gè)端子的第一電容以及第二電容；以及切換在所述第一電容的另一端子上施加的電壓的第一切換開(kāi)關(guān)和切換在所述第二電容的另一端子上施加的電壓的第二切換開(kāi)關(guān)，所述第一切換開(kāi)關(guān)以及所述第二切換開(kāi)關(guān)切換的電壓的方向不同。
4.根據(jù)權(quán)利要求3所述的逐次比較型AD變換電路，其特征在于，若將AD變換電路的分辨率設(shè)為η比特位，將可進(jìn)行AD變換的電壓范圍的上限和下限的電位差設(shè)為FS，將通過(guò)所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路移動(dòng)的所述比較電壓的移動(dòng)量設(shè)為Δν，則當(dāng)?shù)趉比特位的比較動(dòng)作時(shí)，改變切換電壓或所述第一電容以及第二電容的電容值，以便滿足Δν彡FS/2n*2(k_2)。
5.根據(jù)權(quán)利要求3所述的逐次比較型AD變換電路，其特征在于，若將AD變換電路的分辨率設(shè)為η比特位，將可進(jìn)行AD變換的電壓范圍的上限和下限的電位差設(shè)為FS，將通過(guò)所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路移動(dòng)的所述比較電壓的移動(dòng)量設(shè)為Δν，則當(dāng)?shù)趉比特位的比較動(dòng)作時(shí)，改變切換電壓以及所述第一電容和第二電容的電容值，以便滿足Δν彡FS/2n*2(k_2)。
6.根據(jù)權(quán)利要求4或5所述的逐次比較型AD變換電路，其特征在于，所述本地DA變換電路具備電容陣列，其包含多個(gè)加權(quán)電容，該多個(gè)加權(quán)電容各自的一個(gè)端子共同連接在所述比較電路的輸入端子上；以及切換開(kāi)關(guān)電路，其能夠在所述多個(gè)加權(quán)電容的另一端子上分別施加輸入模擬電壓或第一基準(zhǔn)電壓或第二基準(zhǔn)電壓，所述本地DA變換電路具備在施加所述第一基準(zhǔn)電壓的第一節(jié)點(diǎn)和施加所述第二基準(zhǔn)電壓的第二節(jié)點(diǎn)之間設(shè)置的梯形電阻；以及從該梯形電阻的某個(gè)節(jié)點(diǎn)取出電位的選擇單元，所述切換開(kāi)關(guān)電路根據(jù)所述寄存器的上位側(cè)的多個(gè)比特位的值決定連接狀態(tài)，在第一期間對(duì)所述多個(gè)加權(quán)電容的另一端子施加輸入模擬電壓，在第二期間根據(jù)所述第一寄存器的值對(duì)所述多個(gè)加權(quán)電容的另一端子施加所述第一基準(zhǔn)電壓或第二基準(zhǔn)電壓，所述選擇單元根據(jù)所述寄存器的下位側(cè)的多個(gè)比特位的值決定取出的電位，通過(guò)所述切換開(kāi)關(guān)電路，將通過(guò)該選擇單元取出的電位在所述第二期間施加在所述多個(gè)加權(quán)電容中電容值最小的電容的端子上，在所述第一比較點(diǎn)移位電路以及第二比較點(diǎn)移位電路中通過(guò)所述第一切換開(kāi)關(guān)以及所述第二切換開(kāi)關(guān)切換的電壓，被從所述本地DA變換電路的所述梯形電阻的某個(gè)節(jié)點(diǎn)取出ο
7.根據(jù)權(quán)利要求1 6中任意一項(xiàng)所述的逐次比較型AD變換電路，其特征在于，所述比較電路，具有CMOS反相器來(lái)作為所述放大級(jí)，并且具有在各CMOS反相器的輸入輸出端子間分別設(shè)置的開(kāi)關(guān)元件、和在所述CMOS反相器間設(shè)置的耦合電容，在第一期間，使所述開(kāi)關(guān)元件處于接通狀態(tài)，在采樣電容的一個(gè)端子上施加相當(dāng)于所述CMOS反相器的邏輯閾值的電壓，以該電壓為基準(zhǔn)取入輸入模擬電壓，在第二期間，將與所述輸入模擬電壓與所述比較電壓的電位差相對(duì)應(yīng)的電荷充入所述采樣電容，并且使所述開(kāi)關(guān)元件處于斷開(kāi)狀態(tài)，通過(guò)所述CMOS反相器放大所述采樣電容的電位。
8.根據(jù)權(quán)利要求1 6中任意一項(xiàng)所述的逐次比較型AD變換電路，其特征在于，所述比較電路，具有差動(dòng)放大電路來(lái)作為所述放大級(jí)，并且具有在各差動(dòng)放大電路的輸入輸出端子間或在輸入端子與恒定電位點(diǎn)之間分別設(shè)置的開(kāi)關(guān)元件、和在所述差動(dòng)放大電路間設(shè)置的耦合電容，在第一期間，使所述開(kāi)關(guān)元件處于接通狀態(tài)，在采樣電容中取入輸入模擬電壓， 在第二期間，使所述開(kāi)關(guān)元件處于斷開(kāi)狀態(tài)，通過(guò)所述差動(dòng)放大電路來(lái)對(duì)被取入所述采樣電容的所述輸入模擬電壓與來(lái)自所述本地DA變換電路的比較電壓的電位差進(jìn)行放大。
全文摘要
在逐次比較型AD變換電路中，無(wú)需延長(zhǎng)變換所需時(shí)間即可提高變換精度。逐次比較型AD變換電路具備比較電路，該比較電路具有經(jīng)由耦合電容級(jí)聯(lián)連接的多個(gè)放大級(jí)，并判定輸入模擬電壓和比較電壓的大小，其中，比較電路設(shè)置有第一比較部以及第二比較部，其共用多個(gè)放大級(jí)中的初級(jí)的放大級(jí)，第一比較部在其后級(jí)具有經(jīng)由耦合電容連接的第一放大級(jí)，第二比較部在其后級(jí)具有經(jīng)由耦合電容連接的第二放大級(jí)；第一比較點(diǎn)移位電路和第二比較點(diǎn)移位電路，第一比較點(diǎn)移位電路與第一放大級(jí)的輸入端子連接，第二比較點(diǎn)移位電路與第二放大級(jí)的輸入端子連接。第一以及第二比較點(diǎn)移位電路，在分別對(duì)輸入模擬電壓和比較電壓的電位差進(jìn)行放大時(shí)，將比較電壓向互相相反的方向移動(dòng)預(yù)定量。
文檔編號(hào)H03M1/46GK102379085SQ20108001504
公開(kāi)日2012年3月14日 申請(qǐng)日期2010年3月16日 優(yōu)先權(quán)日2009年4月8日
發(fā)明者井上文裕 申請(qǐng)人:三美電機(jī)株式會(huì)社