專利名稱：一種用于多時(shí)鐘域的復(fù)位電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種用于多時(shí)鐘域的復(fù)位電路，尤其涉及一種用于SoC/SoPC等 電路實(shí)現(xiàn)的多時(shí)鐘域復(fù)位電路結(jié)構(gòu)。
背景技術(shù)：
在目前的SoC、SoPC等設(shè)計(jì)中，模塊的數(shù)量急劇增加，模塊的時(shí)鐘要求呈現(xiàn)多種多 樣的需求，如何保障在上電以及內(nèi)部軟復(fù)位后各個(gè)電路模塊的邏輯都可以異步復(fù)位掉，并 且保證模塊內(nèi)的電路可以實(shí)現(xiàn)同步復(fù)位，同時(shí)復(fù)位的撤銷都在時(shí)鐘的上升沿或者下降沿， 以便保證在復(fù)位后采樣內(nèi)部數(shù)據(jù)可以采樣到一致的復(fù)位后的值，而不出現(xiàn)有些數(shù)據(jù)是復(fù)位 值而有些數(shù)據(jù)已經(jīng)是復(fù)位后的值?，F(xiàn)有技術(shù)中沒(méi)有這樣一種電路。

實(shí)用新型內(nèi)容為了解決現(xiàn)有的多時(shí)鐘域芯片中的多個(gè)模塊無(wú)法實(shí)現(xiàn)異步復(fù)位的技術(shù)問(wèn)題，本實(shí) 用新型提供一種用于多時(shí)鐘域的復(fù)位電路。本實(shí)用新型的技術(shù)解決方案一種用于多時(shí)鐘域的復(fù)位電路，其特殊之處在于 所述復(fù)位電路包括異步復(fù)位電路；所述異步復(fù)位電路包括至少兩個(gè)同步復(fù)位電路；其中一 個(gè)同步復(fù)位電路的輸出端與另一個(gè)同步復(fù)位電路的復(fù)位端連接；同步復(fù)位電路包括至少兩 個(gè)串聯(lián)的觸發(fā)器；所述觸發(fā)器接收同一時(shí)鐘信號(hào)和同一復(fù)位信號(hào)；其中一個(gè)觸發(fā)器的輸出 端與另一個(gè)觸發(fā)器的輸入端連接。上述復(fù)位電路在異步復(fù)位電路的前端還連接有毛刺去除電路；所述毛刺去除電路 包括延遲單元、邏輯或單元；所述延遲單元的輸入端與邏輯或單元的第一輸入端連接；所 述邏輯或單元的第二輸入端與延遲復(fù)位單元的輸出端連接；所述邏輯或單元的輸出端與所 述同步電路的復(fù)位端連接。上述的同步復(fù)位電路的復(fù)位包括上電復(fù)位nPORe se t、上電復(fù)位延遲輸入 nP0Reset_dly、JTAG復(fù)位輸入nTRST和/或看門(mén)狗復(fù)位輸入WDRST。上述的同步復(fù)位電路的時(shí)鐘信號(hào)包括AMBA總線APB總線時(shí)鐘PCLK、AMBA總線AHB 總線時(shí)鐘HCLK、外部RTC時(shí)鐘RTC_XTALI和/或系統(tǒng)時(shí)鐘SYSCLK。上述的同步復(fù)位電路的復(fù)位信號(hào)包括依序設(shè)置的時(shí)鐘產(chǎn)生模塊復(fù)位RSTDCM_n、 APB總線復(fù)位輸出RSTAPB_n、JTAG復(fù)位輸出RSTJTAG_n、AHB總線復(fù)位輸出RSTAHB_n、RTC 復(fù)位輸出RTC_RST_n和/或ARM處理器復(fù)位輸出RSTC_n。本實(shí)用新型的涉及的一種用于多時(shí)鐘域的復(fù)位電路，可用于SoC/SoPC等多時(shí)鐘 域問(wèn)題的復(fù)位，徹底解決目前設(shè)計(jì)電路時(shí)鐘、復(fù)位日益復(fù)雜的問(wèn)題，可以去除外部上電復(fù)位 信號(hào)上的毛刺，去除毛刺的長(zhǎng)短取決于延遲單元的選擇和數(shù)目。

圖1為本實(shí)用新型的電路圖；[0011]圖2為本實(shí)用新型的RSTAHB_n復(fù)位電路圖；圖3為本實(shí)用新型的RSTAPB_n和RTC_RST_n復(fù)位電路圖；圖4為本實(shí)用新型的RSTC_n復(fù)位電路圖；圖5為本實(shí)用新型的RSTJTAG_n復(fù)位電路圖。
具體實(shí)施方式
參見(jiàn)圖1，本實(shí)用新型的用于多時(shí)鐘域的復(fù)位電路，其較佳的實(shí)施方式是本實(shí)用新型的復(fù)位電路包括上電復(fù)位電路、異步復(fù)位電路和毛刺去除電路；其中 本實(shí)用新型的上電復(fù)位電路是現(xiàn)有技術(shù)的連接結(jié)構(gòu)，本實(shí)用新型的毛刺去除電路包括延遲 單元、邏輯或單元；延遲單元的輸入端連接上電復(fù)位；邏輯或單元的第一輸入端與延遲單 元的輸入端共同連接上電復(fù)位；邏輯或單元的第二輸入端與延遲復(fù)位單元的輸出端連接； 異步復(fù)位電路包括至少兩個(gè)同步復(fù)位電路；邏輯或單元的輸出端與同步電路的復(fù)位端連 接；其中同步復(fù)位電路的輸出端與另一個(gè)同步復(fù)位電路的復(fù)位端連接；同理，該另一個(gè)同 步復(fù)位電路的輸出端還可以連接其他的同步復(fù)位電路，由多個(gè)同步復(fù)位電路依次串接形成 異步復(fù)位電路，實(shí)現(xiàn)同步復(fù)位電路之間的延時(shí)異步復(fù)位。本實(shí)用新型的同步復(fù)位電路包括 至少兩個(gè)串聯(lián)的觸發(fā)器；同一個(gè)同步復(fù)位電路內(nèi)的觸發(fā)器是接收同一時(shí)鐘信號(hào)和同一復(fù)位 信號(hào)；其中一個(gè)觸發(fā)器的輸出端與另一個(gè)觸發(fā)器的輸入端連接，如此可以串接多個(gè)觸發(fā)器。具體是當(dāng)延時(shí)單元的輸入端輸入上電復(fù)位nPOReset，經(jīng)過(guò)延遲單元產(chǎn)生延遲 復(fù)位信號(hào)nP0Reset_dly，同時(shí)上電復(fù)位nPOReset (低有效)還與延遲復(fù)位信nP0Reset_ dly (低有效)信號(hào)通過(guò)邏輯或單元的兩個(gè)輸入端進(jìn)入邏輯或單元進(jìn)行或運(yùn)算后，產(chǎn)生低有 效的內(nèi)部復(fù)位信號(hào)reset_all_n_tmp。在這個(gè)過(guò)程中，可以去除外部上電復(fù)位信號(hào)上的毛 刺，去除毛刺的長(zhǎng)短取決于延遲單元的選擇和數(shù)目，而內(nèi)部復(fù)位信號(hào)reset_all_n_tmp輸 入異步復(fù)位電路的觸發(fā)器復(fù)位端，作為異步復(fù)位電路的同步復(fù)位電路中兩個(gè)觸發(fā)器的同步 復(fù)位信號(hào)輸入，該同步復(fù)位電路的輸出端輸出的信號(hào)作為另一個(gè)同步復(fù)位電路的觸發(fā)器的 同步復(fù)位信號(hào)輸入，另一個(gè)同步復(fù)位電路信號(hào)接收到上一個(gè)同步復(fù)位電路的輸出信號(hào)，實(shí) 現(xiàn)同步復(fù)位電路之間的異步復(fù)位，而在同步復(fù)位電路內(nèi)部的同步復(fù)位同步撤銷的功能。當(dāng)還可以將輸出的reset_all_n_tmp信號(hào)連接到時(shí)鐘模塊的復(fù)位RSTDCM_n上或 者鎖相環(huán)復(fù)位模塊上，即reset_all_n_tmp低有效時(shí)，15位的計(jì)數(shù)器Coimt_2A值為0，在 復(fù)位撤銷后，在SYSCLK的上升沿如果計(jì)數(shù)器使能信號(hào)有效，則每個(gè)時(shí)鐘周期計(jì)數(shù)器值加1 ； 計(jì)數(shù)器使能信號(hào)在計(jì)數(shù)器的計(jì)數(shù)值為二進(jìn)制的"110 0111 1110 1000"時(shí)為無(wú)效，其余都 有效。鎖相環(huán)復(fù)位信號(hào)rst_plU66_n的值是COimt_en的邏輯反。本實(shí)用新型的內(nèi)部信號(hào) reSet_buS_n在內(nèi)部軟復(fù)位(復(fù)位整個(gè)芯片)、外部WDT復(fù)位輸入WDRST、外部上電復(fù)位三者 之一有效時(shí)有效。參見(jiàn)圖2，本實(shí)用新型的AHB總線輸出RSTAHB_n復(fù)位的產(chǎn)生在PCLK時(shí)鐘域產(chǎn)生 APB總線的復(fù)位輸出，然后使用此信號(hào)作為HCLK時(shí)鐘域的異步復(fù)位信號(hào)產(chǎn)生復(fù)位輸出。參見(jiàn)圖3、4，本實(shí)用新型還可以在APB總線輸出RSTAPB_n復(fù)位的產(chǎn)生是在一個(gè)同 步復(fù)位電路的PCLK時(shí)鐘域產(chǎn)生復(fù)位輸出作為另一個(gè)同步復(fù)位電路的復(fù)位信號(hào)，使用此信 號(hào)作為RTC_XTALI時(shí)鐘域的異步復(fù)位信號(hào)產(chǎn)生RTC_RST_n復(fù)位輸出。RTC_RST_n復(fù)位再輸 出作為HCLK時(shí)鐘域的異步復(fù)位信號(hào)產(chǎn)生RSTC_n復(fù)位輸出。內(nèi)部信號(hào)reSet_Cpu_n內(nèi)部軟復(fù)位(復(fù)位整個(gè)芯片)、內(nèi)部軟復(fù)位(只復(fù)位ARM處理器)、外部WDT復(fù)位輸入、外部上電復(fù) 位四者之一有效時(shí)有效。 參見(jiàn)圖5，內(nèi)部信號(hào)jtag_rst_n在nTRST信號(hào)或者復(fù)位ARM處理器時(shí)有效， RSTJTAG_n的時(shí)鐘異步復(fù)位、同步撤銷電路在HCLK時(shí)鐘域產(chǎn)生RSTJTAG_n復(fù)位輸出。本實(shí)用新型的復(fù)位電路中，在同一芯片的異步復(fù)位電路可由多個(gè)同步復(fù)位連 接組成，但是其所涉及的復(fù)位信號(hào)最好是按照時(shí)間先后順序排列如時(shí)鐘產(chǎn)生模塊復(fù)位 RSTDCM_n、APB總線復(fù)位輸出RSTAPB_n、JTAG復(fù)位輸出RSTJTAG_n、AHB總線復(fù)位輸出 RSTAHB_n、RTC復(fù)位輸出RTC_RST_n、ARM處理器復(fù)位輸出RSTC_n，即時(shí)鐘產(chǎn)生模塊復(fù)位 RSTDCM_n的同步復(fù)位電路的輸出端連接APB總線復(fù)位輸出RSTAPB_n的同步復(fù)位電路的復(fù) 位端，APB總線復(fù)位輸出RSTAPB_n的同步復(fù)位電路的輸出端連接JTAG復(fù)位輸出RSTJTAG_ η同步復(fù)位電路的復(fù)位端等。本實(shí)用新型的電路中，所涉及到的時(shí)鐘有ΑΜΒΑ總線APB總線時(shí)鐘PCLK、AMBA總 線AHB總線時(shí)鐘HCLK、外部RTC時(shí)鐘RTC_XTALI、以及系統(tǒng)時(shí)鐘SYSCLK ；所涉及到的復(fù)位有 上電復(fù)位nPOReset、上電復(fù)位延遲輸入nPOReset_dly、JTAG復(fù)位輸入nTRST、看門(mén)狗復(fù)位輸 入 WDRST。
權(quán)利要求1.一種用于多時(shí)鐘域的復(fù)位電路，其特征在于所述復(fù)位電路包括異步復(fù)位電路；所 述異步復(fù)位電路包括至少兩個(gè)同步復(fù)位電路；其中一個(gè)同步復(fù)位電路的輸出端與另一個(gè) 同步復(fù)位電路的復(fù)位端連接；所述同步復(fù)位電路包括至少兩個(gè)串聯(lián)的觸發(fā)器；所述觸發(fā)器 接收同一時(shí)鐘信號(hào)和同一復(fù)位信號(hào)；其中一個(gè)觸發(fā)器的輸出端與另一個(gè)觸發(fā)器的輸入端連 接。
2.根據(jù)權(quán)利要求1所述的用于多時(shí)鐘域的復(fù)位電路，其特征在于所述復(fù)位電路在異 步復(fù)位電路的前端還連接有毛刺去除電路；所述毛刺去除電路包括延遲單元、邏輯或單元； 所述延遲單元的輸入端與邏輯或單元的第一輸入端連接；所述邏輯或單元的第二輸入端與 延遲復(fù)位單元的輸出端連接；所述邏輯或單元的輸出端與所述同步電路的復(fù)位端連接。
3.根據(jù)權(quán)利要求1或2所述的用于多時(shí)鐘域的復(fù)位電路，其特征在于所述的同步復(fù) 位電路的復(fù)位包括上電復(fù)位nPOReset、上電復(fù)位延遲輸入nP0Reset_dly、JTAG復(fù)位輸入 nTRST和/或看門(mén)狗復(fù)位輸入WDRST。
4.根據(jù)權(quán)利要求3所述的用于多時(shí)鐘域的復(fù)位電路，其特征在于所述的同步復(fù)位電 路的時(shí)鐘信號(hào)包括AMBA總線APB總線時(shí)鐘PCLK、AMBA總線AHB總線時(shí)鐘HCLK、外部RTC時(shí) 鐘RTC_XTALI和/或系統(tǒng)時(shí)鐘SYSCLK。
5.根據(jù)權(quán)利要求4所述的用于多時(shí)鐘域的復(fù)位電路，其特征在于所述的同步復(fù)位電 路的復(fù)位信號(hào)包括依序設(shè)置的時(shí)鐘產(chǎn)生模塊復(fù)位RSTDCM_n、APB總線復(fù)位輸出RSTAPB_n、 JTAG復(fù)位輸出RSTJTAG_n、AHB總線復(fù)位輸出RSTAHB_n、RTC復(fù)位輸出RTC_RST_n和/或 ARM處理器復(fù)位輸出RSTC_n。
專利摘要本實(shí)用新型的一種用于多時(shí)鐘域的復(fù)位電路，所述復(fù)位電路包括異步復(fù)位電路；所述異步復(fù)位電路包括至少兩個(gè)同步復(fù)位電路；其中一個(gè)同步復(fù)位電路的輸出端與另一個(gè)同步復(fù)位電路的復(fù)位端連接；同步復(fù)位電路包括至少兩個(gè)串聯(lián)的觸發(fā)器；所述觸發(fā)器接收同一時(shí)鐘信號(hào)和同一復(fù)位信號(hào)；其中一個(gè)觸發(fā)器的輸出端與另一個(gè)觸發(fā)器的輸入端連接。本實(shí)用新型可用于SoC/SoPC等多時(shí)鐘域問(wèn)題的復(fù)位，徹底解決目前設(shè)計(jì)電路時(shí)鐘、復(fù)位日益復(fù)雜的問(wèn)題，可以去除外部上電復(fù)位信號(hào)上的毛刺，去除毛刺的長(zhǎng)短取決于延遲單元的選擇和數(shù)目。
文檔編號(hào)H03K17/22GK201910778SQ20102069615
公開(kāi)日2011年7月27日 申請(qǐng)日期2010年12月31日 優(yōu)先權(quán)日2010年12月31日
發(fā)明者李攀, 楊海波, 田澤, 蔡葉芳, 郭蒙 申請(qǐng)人:中國(guó)航空工業(yè)集團(tuán)公司第六三一研究所