專利名稱：一種高速的可編程分頻器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于頻率合成器技術(shù)領(lǐng)域，特別涉及一種高速的可編程分頻器。
背景技術(shù)：
頻率合成器，是以一個(gè)精確度、穩(wěn)定度極好的石英晶體震蕩器作為基準(zhǔn)頻率，并利 用加、減、乘、除等基本運(yùn)算，以獲得與石英晶體震蕩器同等精確度和穩(wěn)定度的大量離散頻 率信號(hào)的設(shè)備。可編程分頻器是頻率合成器中的一個(gè)很重要的模塊，由于頻率合成器中的 壓控振蕩器輸出頻率很高，因此可編程分頻器就必須能對(duì)高頻率進(jìn)行正確分頻，并能實(shí)現(xiàn) 較寬的分頻比范圍。目前高速可編程分頻器結(jié)構(gòu)主要有基于雙模預(yù)分頻的吞脈沖分頻器和基于基本 分頻單元的多模分頻器兩種結(jié)構(gòu)?；陔p模預(yù)分頻的吞脈沖分頻器因高速、結(jié)構(gòu)簡(jiǎn)單等特 點(diǎn)，被廣泛應(yīng)用頻率合成器中，但是在現(xiàn)有的基于雙模預(yù)分頻的吞脈沖分頻器中的檢測(cè)置 數(shù)邏輯單元設(shè)計(jì)中，大多數(shù)檢測(cè)置數(shù)邏輯單元通常是對(duì)P計(jì)數(shù)器減計(jì)數(shù)到0后檢測(cè)并產(chǎn)生 一個(gè)置數(shù)使能信號(hào)，這樣檢測(cè)和置數(shù)信號(hào)的產(chǎn)生必須在可編程分頻器輸入信號(hào)的一個(gè)時(shí)鐘 周期內(nèi)完成，當(dāng)輸出信號(hào)頻率較高時(shí)，檢測(cè)置數(shù)邏輯單元的延遲將很難控制在輸入信號(hào)的 一個(gè)時(shí)鐘周期內(nèi)，從而不能正確分頻。

實(shí)用新型內(nèi)容本實(shí)用新型的目的是為了解決現(xiàn)有的分頻器在輸出信號(hào)頻率較高時(shí)不能正確分 頻，提出了一種高速的可編程分頻器。為了解決上述問題，本實(shí)用新型的技術(shù)方案是一種高速的可編程分頻器，包括 4/5預(yù)分頻器、P計(jì)數(shù)器、S計(jì)數(shù)器和檢測(cè)置數(shù)邏輯單元，所述P計(jì)數(shù)器由η個(gè)D觸發(fā)器組 成，其中η是不小于4且不大于9的整數(shù)；所述S計(jì)數(shù)器由2個(gè)D觸發(fā)器組成，其特征在于， 所述檢測(cè)置數(shù)邏輯單元由η-2個(gè)與門、2個(gè)與非門和1個(gè)帶有復(fù)位功能的D觸發(fā)器組成，所 述4/5預(yù)分頻器的反相輸出端連接在帶有復(fù)位功能的D觸發(fā)器時(shí)鐘信號(hào)端，所述檢測(cè)置數(shù) 邏輯單元第1個(gè)至第η-3個(gè)與門的一個(gè)輸入端分別連接到P計(jì)數(shù)器的第2個(gè)至第η-2個(gè)D 觸發(fā)器的反相輸出端，第1個(gè)至第η-3個(gè)與門的另一個(gè)輸入端分別連接到第2個(gè)至第η-2 個(gè)與門的輸出端，第η-2個(gè)與門的兩個(gè)輸入端分別連接P計(jì)數(shù)器的第η-1個(gè)和第η個(gè)D觸 發(fā)器的反相輸出端；所述檢測(cè)置數(shù)邏輯單元的第一個(gè)與非門兩個(gè)輸入端分別連接到4/5預(yù) 分頻器的輸出端和檢測(cè)置數(shù)邏輯單元的第二個(gè)與非門的輸出端；檢測(cè)置數(shù)邏輯單元的第二 個(gè)與非門的兩個(gè)輸入端分別連接到所述S計(jì)數(shù)器的2個(gè)D觸發(fā)器的反相輸出端；檢測(cè)置數(shù) 邏輯單元的第二個(gè)與非門的輸出端連接到4/5預(yù)分頻器的分頻比控制端；檢測(cè)置數(shù)邏輯單 元的1個(gè)帶有復(fù)位功能的D觸發(fā)器的復(fù)位端連接到檢測(cè)置數(shù)邏輯單元的第1個(gè)與門的輸出 端，其數(shù)據(jù)端連接到其反相輸出端，其正相輸出端連接到P計(jì)數(shù)器中的η個(gè)D觸發(fā)器的置數(shù) 使能端和S計(jì)數(shù)器中的2個(gè)D觸發(fā)器的置數(shù)使能端。當(dāng)η = 7時(shí)，可以在使得可編程分頻器的分頻比的范圍和工作頻率綜合性能達(dá)到最優(yōu)。本實(shí)用新型的有益效果本實(shí)用新型中的檢測(cè)置數(shù)邏輯單元相對(duì)于傳統(tǒng)的結(jié)構(gòu)縮 短了檢測(cè)的延遲，即當(dāng)P計(jì)數(shù)器減計(jì)數(shù)到1時(shí)，檢測(cè)置數(shù)邏輯單元開始檢測(cè)，通過一定的邏 輯處理產(chǎn)生一個(gè)信號(hào)，這個(gè)信號(hào)使得P計(jì)數(shù)器和S計(jì)數(shù)器的置數(shù)使能端有效，檢測(cè)置數(shù)整個(gè) 過程控制在輸入信號(hào)的4個(gè)時(shí)鐘周期內(nèi)，相對(duì)于傳統(tǒng)的減計(jì)數(shù)到0才開始置數(shù)的檢測(cè)置數(shù) 邏輯，檢測(cè)和置數(shù)必須控制在輸入信號(hào)的1個(gè)時(shí)鐘周期內(nèi)完成，可以使得可編程分頻器的 工作頻率提高1倍以上，同時(shí)P計(jì)數(shù)器中D觸發(fā)器的個(gè)數(shù)可重置使得可編程分頻器具有靈 活的連續(xù)整數(shù)分頻比范圍。

圖1是本實(shí)用新型可編程分頻器的結(jié)構(gòu)示意圖。圖2是本實(shí)用新型可編程分頻器的電路原理圖。圖3是本實(shí)用新型檢測(cè)置數(shù)邏輯時(shí)序圖。
具體實(shí)施方式
以下結(jié)合附圖和具體的實(shí)例對(duì)本實(shí)用新型做進(jìn)一步的說(shuō)明如圖1所示本實(shí)用新型的高速的可編程分頻器包括4/5預(yù)分頻器1、P計(jì)數(shù)器2、 檢測(cè)置數(shù)邏輯單元3和S計(jì)數(shù)器4。其中，P計(jì)數(shù)器2由η個(gè)D觸發(fā)器組成，其中η是不小 于4且不大于9的整數(shù)；S計(jì)數(shù)器4由2個(gè)D觸發(fā)器組成；檢測(cè)置數(shù)邏輯單元3由η-2個(gè)與 門、兩個(gè)與非門和1個(gè)帶有復(fù)位功能的D觸發(fā)器組成。當(dāng)η = 7時(shí)，可以在使得可編程分頻器的分頻比的范圍和工作頻率的綜合性能達(dá) 到最優(yōu)。下面以η = 7為例，來(lái)說(shuō)明本實(shí)用新型的高速的可編程分頻器的具體電路連接和 其工作過程。如圖2所示，P 計(jì)數(shù)器 2 由 7 個(gè)D觸發(fā)器DFF21、DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27組成；S計(jì)數(shù)器4由2個(gè)D觸發(fā)器DFF41、DFF42組成；檢測(cè)置數(shù)邏輯單元3由5個(gè)與 門 AND31、AND32、AND33、AND34、AND35, 2 個(gè)與非門 ANDN31、ANDN32 和 1 個(gè)帶有復(fù)位功能的 D觸發(fā)器DFF31組成，4/5預(yù)分頻器1的輸出反相端f。utn連接在帶有復(fù)位功能的D觸發(fā)器 DFF31時(shí)鐘信號(hào)端CLK，檢測(cè)置數(shù)邏輯單元3的第1個(gè)至第4個(gè)與門AND31、AND32、AND33、 AND34的一個(gè)輸入端分別連接到P計(jì)數(shù)器2的第2個(gè)至第5個(gè)觸發(fā)器DFF22、DFF23、DFFM、 DFF25的反相輸出端QN，第1個(gè)至第4個(gè)與門AND31、AND32、AND33、AND34的另一個(gè)輸入端 分別連接到第2個(gè)至第5個(gè)與門AND32、AND33、AND34、AND35的輸出端，第5個(gè)與門AND35 的兩個(gè)輸入端分別連接P計(jì)數(shù)器2的第6個(gè)和第7個(gè)D觸發(fā)器DFM6、DFF27的反相輸出 端QN ；所述檢測(cè)置數(shù)邏輯單元3的第一個(gè)與非門ANDN31兩個(gè)輸入端分別連接到4/5預(yù)分 頻器1的輸出端和檢測(cè)置數(shù)邏輯單元3的第二個(gè)與非門ANDN32的輸出端，檢測(cè)置數(shù)邏輯單 元3的第二個(gè)與非門ANDN32的兩個(gè)輸入端分別連接到所述S計(jì)數(shù)器4的2個(gè)D觸發(fā)器的 DFF4UDFF42反相輸出端QN ；檢測(cè)置數(shù)邏輯單元3的第二個(gè)與非門ANDN32的輸出端連接到 4/5預(yù)分頻器1的分頻比控制端Mode ；檢測(cè)置數(shù)邏輯單元3的1個(gè)帶有復(fù)位功能的D觸發(fā) 器DFF31的復(fù)位端RST連接到檢測(cè)置數(shù)邏輯單元3的第1個(gè)與門AND31的輸出端，其數(shù)據(jù)段 端D連接到其反相輸出端QN，其正相輸出端Q連接到P計(jì)數(shù)器2中的7個(gè)D觸發(fā)器DFF21、DFF22、DFF23、DFF24、DFF25, DFF26, DFF27的置數(shù)使能端Ld和S計(jì)數(shù)器4中的2個(gè)D觸發(fā) 器DFF41、DFF42的置數(shù)使能端Ld。f。ut為可編程分頻器的輸出信號(hào)，可以從檢測(cè)置數(shù)邏輯 單元3的5個(gè)與門的其中一個(gè)與門輸出端引出，與門的選擇決定了輸出信號(hào)的占空比。由于4/5預(yù)分頻器屬于本領(lǐng)域的公知現(xiàn)有技術(shù)，因此在這里對(duì)其結(jié)構(gòu)不再做詳細(xì) 描述。具體的工作流程首先P計(jì)數(shù)器2和S計(jì)數(shù)器4置數(shù)，4/5預(yù)分頻器1的分頻比為 5，P計(jì)數(shù)器2和S計(jì)數(shù)器4都開始計(jì)數(shù)，當(dāng)S計(jì)數(shù)器4減計(jì)數(shù)到0時(shí)，檢測(cè)置數(shù)邏輯單元3 中與非門ANDN32輸出0電平給4/5預(yù)分頻器1的Mode端，4/5預(yù)分頻器1的分頻比變?yōu)?， S計(jì)數(shù)器1停止計(jì)數(shù)，即通過與非門ANDN31使得S計(jì)數(shù)器的輸入為0電平來(lái)實(shí)現(xiàn)停止計(jì)數(shù)， 而P計(jì)數(shù)器2繼續(xù)計(jì)數(shù)，當(dāng)P計(jì)數(shù)器2減計(jì)數(shù)到1時(shí)，檢測(cè)置數(shù)邏輯單元3通過與門AND31、 AND32、AND33、AND34、AND35，對(duì) P 計(jì)數(shù)器 2 中 D 觸發(fā)器 DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27的輸出進(jìn)行與組合邏輯，即當(dāng)P計(jì)數(shù)器2減計(jì)數(shù)到0000001時(shí)，與門AND31的輸出由 低電平變?yōu)楦唠娖?，在與門AND31的輸出信號(hào)的控制下，D觸發(fā)器DFF31產(chǎn)生一個(gè)置數(shù)使能 信號(hào)，使P計(jì)數(shù)器2和S計(jì)數(shù)器4開始重新置數(shù)，可編程分頻器開始進(jìn)行新一輪的分頻。具體的檢測(cè)置數(shù)時(shí)序邏輯如圖3所示，fin為可編程分頻器的輸入信號(hào)，f。utn為4/5 預(yù)分頻器1的反相輸出信號(hào)，連接在D觸發(fā)器DFF31的時(shí)鐘信號(hào)端CLK，Ren為與門AND31輸 出端信號(hào)，Ld為P計(jì)數(shù)器2和S計(jì)數(shù)器4的置數(shù)使能信號(hào)，Mode為4/5預(yù)分頻器1的分頻 比控制端Mode的控制信號(hào)，f。utp為4/5預(yù)分頻器1的正相輸出信號(hào)。當(dāng) P 計(jì)數(shù)器 2 減計(jì)數(shù)到 0000001 時(shí)，D 觸發(fā)器 DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27的反相輸出端QN都為1，此時(shí)與門AND31輸出端信號(hào)的電平由1變?yōu)?，即Rm信號(hào)由 高電平變?yōu)榈碗娖?，由于R 作為D觸發(fā)器DFF31復(fù)位端的復(fù)位信號(hào)(低電平有效)，D觸發(fā) 器DFF31開始工作，D觸發(fā)器DFF31的CLK端輸入信號(hào)為f。utn，故當(dāng)信號(hào)f。utn的下一個(gè)上升 沿到來(lái)時(shí)，即P計(jì)數(shù)器減計(jì)數(shù)到0，D觸發(fā)器DFF31輸出信號(hào)Ld由低電平變?yōu)楦唠娖?，Ld作 為P計(jì)數(shù)器2和S計(jì)數(shù)器4的置數(shù)使能信號(hào)，故P計(jì)數(shù)器2和S計(jì)數(shù)器4開始重新置數(shù)，進(jìn) 行新一輪的計(jì)數(shù)，在新一輪的計(jì)數(shù)中，Mode信號(hào)從低電平變?yōu)楦唠娖剑?/5預(yù)分頻器1的分 頻比變?yōu)?，故信號(hào)f。utp為輸入信號(hào)fin的5分頻信號(hào)，從圖3的檢測(cè)置數(shù)邏輯時(shí)序圖可知， 從檢測(cè)到置數(shù)信號(hào)有效的整個(gè)時(shí)延、控制在輸入信號(hào)的4個(gè)時(shí)鐘周期內(nèi)，而傳統(tǒng)的P計(jì)數(shù) 器減計(jì)數(shù)到0才開始檢測(cè)并置數(shù)的檢測(cè)置數(shù)時(shí)序邏輯中，檢測(cè)和置數(shù)必須控制在輸入信號(hào) 的1個(gè)時(shí)鐘周期內(nèi)完成，可以看出相對(duì)于傳統(tǒng)的減計(jì)數(shù)到0才開始檢測(cè)的檢測(cè)置數(shù)邏輯，本 實(shí)用新型的分頻器工作頻率可以提高1倍以上。同時(shí)P計(jì)數(shù)器中D觸發(fā)器的個(gè)數(shù)可重置使 得可編程分頻器具有靈活的連續(xù)整數(shù)分頻比范圍。本領(lǐng)域的普通技術(shù)人員將會(huì)意識(shí)到，這里所述的實(shí)施例是為了幫助讀者理解本實(shí) 用新型的原理，應(yīng)被理解為實(shí)用新型的保護(hù)范圍并不局限于這樣的特別陳述和實(shí)施例。凡 是根據(jù)上述描述做出各種可能的等同替換或改變，均被認(rèn)為屬于本實(shí)用新型的權(quán)利要求的 保護(hù)范圍。
權(quán)利要求1.一種高速的可編程分頻器，包括4/5預(yù)分頻器、P計(jì)數(shù)器、S計(jì)數(shù)器和檢測(cè)置數(shù)邏輯 單元，所述P計(jì)數(shù)器由η個(gè)D觸發(fā)器組成，其中η是不小于4且不大于9的整數(shù)；所述S計(jì) 數(shù)器由2個(gè)D觸發(fā)器組成，其特征在于，所述檢測(cè)置數(shù)邏輯單元由η-2個(gè)與門、2個(gè)與非門和1個(gè)帶有復(fù)位功能的D觸發(fā)器組 成，所述4/5預(yù)分頻器的反相輸出端連接在帶有復(fù)位功能的D觸發(fā)器時(shí)鐘信號(hào)端，所述檢測(cè) 置數(shù)邏輯單元第1個(gè)至第η-3個(gè)與門的一個(gè)輸入端分別連接到P計(jì)數(shù)器的第2個(gè)至第η-2 個(gè)D觸發(fā)器的反相輸出端，第1個(gè)至第η-3個(gè)與門的另一個(gè)輸入端分別連接到第2個(gè)至第 η-2個(gè)與門的輸出端，第η-2個(gè)與門的兩個(gè)輸入端分別連接P計(jì)數(shù)器的第η_1個(gè)和第η個(gè)D 觸發(fā)器的反相輸出端；所述檢測(cè)置數(shù)邏輯單元的第一個(gè)與非門兩個(gè)輸入端分別連接到4/5 預(yù)分頻器的輸出端和檢測(cè)置數(shù)邏輯單元的第二個(gè)與非門的輸出端，檢測(cè)置數(shù)邏輯單元的第 二個(gè)與非門的兩個(gè)輸入端分別連接到所述S計(jì)數(shù)器的2個(gè)D觸發(fā)器的反相輸出端；檢測(cè)置 數(shù)邏輯單元的第二個(gè)與非門的輸出端連接到4/5預(yù)分頻器的分頻比控制端；檢測(cè)置數(shù)邏輯 單元的1個(gè)帶有復(fù)位功能的D觸發(fā)器的復(fù)位端連接到檢測(cè)置數(shù)邏輯單元的第1個(gè)與門的輸 出端，其數(shù)據(jù)端連接到其反相輸出端，其正相輸出端連接到P計(jì)數(shù)器中的η個(gè)D觸發(fā)器的置 數(shù)使能端和S計(jì)數(shù)器中的2個(gè)D觸發(fā)器的置數(shù)使能端。
2.根據(jù)權(quán)利要求1所述的高速的可編程分頻器，其特征在于，所述的η為7。
專利摘要本實(shí)用新型公開了一種高速的可編程分頻器。本實(shí)用新型針對(duì)現(xiàn)有的分頻器在輸出信號(hào)頻率較高時(shí)不能正確分頻，提出了一種高速的可編程分頻器，包括4/5預(yù)分頻器、P計(jì)數(shù)器、S計(jì)數(shù)器和檢測(cè)置數(shù)邏輯單元，其特征在于所述檢測(cè)置數(shù)邏輯單元由n-2個(gè)與門、2個(gè)與非門和1個(gè)帶有復(fù)位功能的D觸發(fā)器組成。檢測(cè)置數(shù)邏輯單元相對(duì)于傳統(tǒng)的結(jié)構(gòu)縮短了檢測(cè)的延遲，即當(dāng)P計(jì)數(shù)器減計(jì)數(shù)到1時(shí)，檢測(cè)置數(shù)邏輯單元開始檢測(cè)，通過一定的邏輯處理產(chǎn)生一個(gè)信號(hào)，這個(gè)信號(hào)使得P計(jì)數(shù)器和S計(jì)數(shù)器的置數(shù)使能端有效，檢測(cè)置數(shù)整個(gè)過程控制在輸入信號(hào)的4個(gè)時(shí)鐘周期內(nèi)，相對(duì)于傳統(tǒng)的減計(jì)數(shù)到0才開始置數(shù)的檢測(cè)置數(shù)邏輯，使得可編程分頻器的工作頻率提高1倍以上。
文檔編號(hào)H03K23/00GK201887746SQ201020662260
公開日2011年6月29日 申請(qǐng)日期2010年12月16日 優(yōu)先權(quán)日2010年12月16日
發(fā)明者文光俊, 楊擁軍, 鞠英 申請(qǐng)人:電子科技大學(xué)