專利名稱：三維芯片之差動感測及硅晶穿孔時序控制結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一種三維堆棧芯片組件，特別系有關(guān)于一種三維芯片之差動感測及硅晶穿孔時序控制結(jié)構(gòu)。
背景技術(shù)：
近來可攜式電子設(shè)備，例如行動電話與非揮發(fā)性半導體記憶媒體(例如集成電路記憶卡)，已縮小尺寸來設(shè)計或制造，并且新增的需求欲減少用于設(shè)備與媒體中的零件數(shù)目并縮小其大小。因此，在半導體工業(yè)中，集成電路之封裝技術(shù)已經(jīng)進展至符合小型化與接著可靠性的需求。舉例而言，小型化的需求而導致封裝技術(shù)的加速發(fā)展，使其具有與一半導體芯片的相似尺寸。再者，接著可靠性于封裝技術(shù)上的重要性在于可以提升接著制程的效率， 以及于接著制程完成之后提高機械與電性的可靠度。因此，已有相當多的工作在于發(fā)展有效率地封裝半導體芯片。符合上述需求之封裝包括具有約略等于半導體芯片的封裝大小之芯片尺寸封裝(CSP)，有多重半導體芯片納入一單一封裝之多重芯片封裝，以及多重封裝體堆棧及結(jié)合于一單片構(gòu)裝之堆棧封裝。隨著技術(shù)的發(fā)展，響應(yīng)內(nèi)存與其相關(guān)的所需儲存容量的增加，而提出堆棧型態(tài)的半導體組件(多重芯片組件)，其具有半導體集成電路芯片堆棧一起。換言之，其系提供至少二個半導體集成電路組件堆棧所形成之堆棧型態(tài)半導體組件，每一個具有規(guī)格并包括一半導體集成電路芯片，其中每一個半導體集成電路組件包括一導體穿過其中，且半導體集成電路組件藉由導體電性連接，而上述規(guī)格值包括最上層或最下層半導體集成電路組件的大小是最大的或最小的。因此，堆棧型態(tài)半導體組件具有復數(shù)個芯片堆棧于一垂直方向。在堆棧型態(tài)半導體組件中，芯片系透過例如穿過芯片的插塞(Plugs)而電性連接在一起。因此，選擇適當?shù)囊粋€相同結(jié)構(gòu)之堆棧內(nèi)存芯片是一份重要的工作。若一個堆棧型態(tài)半導體組件完成制造，芯片可以個別地被操作測試，使得僅僅正常的芯片能夠被挑選出并堆棧。一種提供垂直連接的技術(shù)稱為硅晶穿孔(TSV)，其已經(jīng)成為三維堆棧組件的一個有前景的解決方案。上述技術(shù)中，垂直連接線系穿過晶圓而形成，而使堆棧芯片之間得以溝通。一個相關(guān)的論文可以參考標題為“利用硅晶穿孔技術(shù)之8千兆位三維DDR3動態(tài)隨機存取內(nèi)存”(IEEE，JOURNAL OF SOLID-STATECIRCUITS，VOL. 45, NO. 1，JANUARY 2010)。在此篇論文中，具有硅晶穿孔三維動態(tài)隨機存取內(nèi)存之提出系為了克服傳統(tǒng)的模塊方法的限制。其亦揭露如何設(shè)計該結(jié)構(gòu)與數(shù)據(jù)路徑。其也揭露包括三維技術(shù)之硅晶穿孔連接性檢查與修復方法，以及功率噪聲降低方法。硅晶穿孔可以透過簡單的方式于出廠之后形成，因此無需于正常的制程期間另加特別的制程整合。芯片識別系通常地分配。在數(shù)據(jù)溝通系統(tǒng)中，典型地系利用一于第一頻率下操作的傳輸組件以及一于第二頻率下操作的獨立接收組件。通常而言，傳輸組件與接收組件具有一頻率速度差。此頻率速度差導致接收者看到進來的數(shù)據(jù)比預期的更快或更慢，此處稱為“時序偏移”。對于封包基礎(chǔ)溝通系統(tǒng)而言，若封包期間的可能時序偏移最大量小于一符號期間，則頻率速度差可以被忽略。美國第7，003, 056專利揭露一種符號時序追蹤及方法，其系利用時序追蹤以較正由于傳輸頻率與接收頻率之頻率差而來的時序偏移。藉由時序追蹤，三個連續(xù)取樣的相關(guān)值可以利用接收訊號與回復符號而計算，然后計算其總和。此外，靜態(tài)隨機存儲內(nèi)存廣泛地用于速度具有重要性的應(yīng)用中，例如高速緩存典型地系置于最近于個人計算機中的處理器或中央處理器。然而，其內(nèi)部電路的時序可能嚴重地影響了靜態(tài)隨機存儲內(nèi)存的速度與效率。舉例而言，位線充電期間包括相當可觀的讀/寫周期，并且感測放大器使用對于靜態(tài)隨機存儲內(nèi)存的整體功率消耗貢獻是顯著的。在早期的靜態(tài)隨機存儲內(nèi)存設(shè)計中，讀/寫周期系基于一外部產(chǎn)生的脈沖訊號。另一習知技術(shù)揭露于美國第7，003, 056專利中，其包括自定時電路以降低一半導體內(nèi)存的寫入周期。一虛擬內(nèi)存晶胞具有相同時序需求以作為功能晶胞，且相關(guān)的寫入邏輯加至內(nèi)存組件之標準電路。虛擬寫入晶胞接收相同控制訊號用以寫入數(shù)據(jù)至該內(nèi)存的功能晶胞，且當寫入存取結(jié)束之后發(fā)出一完成訊號，致使寫入周期終結(jié)。此電路與方法允許寫入周期時間降低至最小有效值，獨立于讀取周期時間。這潛在增加了內(nèi)存組件的整體操作速度。本發(fā)明提供一種三維堆棧組件之差動感測及硅晶穿孔時序控制以改善負載問題， 如圖一所示。由負載問題所導致的時間延遲于較多芯片層是更糟的。因此，本發(fā)明提供一新穎的三維芯片感測及時序控制之方法以解決該問題。

發(fā)明內(nèi)容本發(fā)明之一觀點在于提供一種三維集成電路之差動感測及硅晶穿孔時序控制之方法與結(jié)構(gòu)。三維集成電路之差動感測及硅晶穿孔時序控制結(jié)構(gòu)，包括一相對高能力驅(qū)動器 (緩沖器)，一虛擬負載耦接相對高能力驅(qū)動器(緩沖器)以傳遞一時序閃控訊號，一檢測電路耦接虛擬負載。一差動訊號產(chǎn)生結(jié)構(gòu)耦接一相對低能力驅(qū)動器(緩沖器)以產(chǎn)生一差動訊號。一感測電路耦接差動訊號產(chǎn)生結(jié)構(gòu)。當一主動訊號達至一觸發(fā)點時，檢測電路啟動感測電路。差動訊號產(chǎn)生結(jié)構(gòu)包括一對高負載結(jié)構(gòu)耦接一相對低能力驅(qū)動器，一反向器配置于該對相對高負載結(jié)構(gòu)之一與相對低能力驅(qū)動器之間。該對相對高負載結(jié)構(gòu)包括一對硅晶穿孔。虛擬負載包括一硅晶穿孔。相對高能力驅(qū)動器之傳輸速度大于相對低能力驅(qū)動器之傳輸速度。在一實施例中，相對高能力驅(qū)動器之傳輸速度為X倍相對低能力驅(qū)動器之傳輸速度。感測電路包括一感測放大器、一比較器或一操作放大器。在上述三維觀點之架構(gòu)下，一種具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)，包括一堆棧組件之第一芯片層，包括一檢測電路與一相對高能力驅(qū)動器水平耦接檢測電路。一感測電路，藉由一水平導線耦接檢測電路。一第一差動訊號驅(qū)動器，于第一芯片層中水平耦接感測電路。一堆棧組件之第N芯片層，包括一第N相對高能力驅(qū)動器與一第N差動訊號驅(qū)動器形成于第N芯片層之上，N為大于1的自然數(shù)，其中第N相對高能力驅(qū)動器系透過一垂直相對低負載硅晶穿孔與(N-2)相對高負載硅晶穿孔作為虛擬負載而垂直耦接第一相對高能力驅(qū)動器，相對低負載硅晶穿孔與(N-幻相對高負載硅晶穿孔系從第N芯片層至第一芯片層而穿過堆棧組件，其中相對低負載硅晶穿孔與(N-2)相對高負載硅晶穿孔形成于一共享結(jié)構(gòu)中，其中第N差動訊號驅(qū)動器系透過一對相對低負載硅晶穿孔與(N-幻對相對高負載硅晶穿孔而垂直耦接第一差動訊號驅(qū)動器，該對相對低負載硅晶穿孔與該(N-幻相對高負載硅晶穿孔系從第N層至第一層而穿過堆棧組件，每一相對低負載硅晶穿孔系形成于第一與第二芯片層之間，每一相對高負載硅晶穿孔系形成于堆棧組件之任一相鄰二芯片層之間，藉此當一主動訊號達至一觸發(fā)點時，檢測電路啟動感測電路。

上述組件，以及本發(fā)明其它特征與優(yōu)點，藉由閱讀實施方式之內(nèi)容及其圖式后，將更為明顯圖1顯示根據(jù)習知技術(shù)之負載問圖。圖2顯示根據(jù)本發(fā)明之三維芯片之差動感測及硅晶穿孔時序控制結(jié)構(gòu)之功能方塊圖。圖3顯示根據(jù)本發(fā)明之三維芯片之差動感測及硅晶穿孔時序控制結(jié)構(gòu)之功能方塊圖。圖4顯示根據(jù)本發(fā)明之三維芯片之差動感測及硅晶穿孔時序控制結(jié)構(gòu)之三維圖標示意圖。圖中100、300驅(qū)動器或緩沖器101第一高負載結(jié)構(gòu)200、400 反向器210a第二高負載結(jié)構(gòu)(硅晶穿孔)210b第三高負載結(jié)構(gòu)(硅晶穿孔)220、420 感測電路310虛擬硅晶穿孔(虛擬負載)315檢測電路405a、405b相對低位準驅(qū)動器(緩沖器)410a、410b 硅晶穿孔300L1相對高能力驅(qū)動器Cl 導線300LN第N相對高能力驅(qū)動器422L1第一差動訊號驅(qū)動器422LN第N差動訊號驅(qū)動器
具體實施方式本發(fā)明將配合其較佳實施例與隨附之圖示詳述于下。應(yīng)可理解者為本發(fā)明中所有之較佳實施例僅為例示之用，并非用以限制。因此除文中之較佳實施例外，本發(fā)明亦可廣泛地應(yīng)用在其它實施例中。且本發(fā)明并不受限于任何實施例，應(yīng)以隨附之權(quán)利要求及其同等領(lǐng)域而定。本發(fā)明系有關(guān)于三維芯片之差動感測及硅晶穿孔時序控制結(jié)構(gòu)，其可以引進于嵌入式揮發(fā)性或非揮發(fā)性內(nèi)存。在一較佳實施例中，如圖2所示，本發(fā)明揭露一差動感測結(jié)構(gòu)，其包括一驅(qū)動器或緩沖器100，耦接一第一高負載結(jié)構(gòu)101。一訊號輸入耦接驅(qū)動器或緩沖器100之另一端，一訊號輸出電性連接第一高負載結(jié)構(gòu)，其可透過硅晶穿孔101 而形成。本結(jié)構(gòu)更包括一第二高負載結(jié)構(gòu)(硅晶穿孔)210a與第三高負載結(jié)構(gòu)(硅晶穿孔)210b，上述第二硅晶穿孔210a與第三硅晶穿孔210b 二者依設(shè)計考慮可以為平行配置結(jié)構(gòu)。亦可以利用其它結(jié)構(gòu)配置。訊號輸入耦接第二硅晶穿孔210a，而一反向器200配置于訊號輸入與第三硅晶穿孔210b之間。接下來，一感測電路220分別耦接第二硅晶穿孔210a 與第三硅晶穿孔210b。訊號輸出耦接感測電路220之另一端。圖2之差動感測結(jié)構(gòu)中亦分別顯示VDD時序圖。對于第一硅晶穿孔101而言，其觸發(fā)點(trigger point)在于VDD的一半，若觸發(fā)點水平延伸以達到VDD時序圖的A點，則讀出時間即為時間軸與從A點垂直延伸線之交叉點。類似地，對于第二硅晶穿孔210a與第三硅晶穿孔210b而言，其感測界限較高于觸發(fā)點，亦即高于二分之一 VDD。因此，讀出將于VDD時序線之上，其將于訊號線與VDD 時序線之間。參考圖3，其顯示本發(fā)明之一較佳實施例。其顯示不同感測之硅晶穿孔時序控制， 本結(jié)構(gòu)包括一相對高位準驅(qū)動器或緩沖器300耦接一具有高負載之虛擬硅晶穿孔(虛擬負載)310。一時序閃控訊號(timing strobe signal)耦接驅(qū)動器或緩沖器300之另一端，一檢測電路315電性連接虛擬硅晶穿孔(虛擬負載)310。此差動訊號結(jié)構(gòu)包括一對高負載結(jié)構(gòu)，在一例子中，此對高負載結(jié)構(gòu)可以由一對硅晶穿孔410a與硅晶穿孔410b所形成，該對硅晶穿孔410a與硅晶穿孔410b分別透過相對低位準驅(qū)動器(緩沖器)40 與40 而耦接訊號輸入。值得注意的是，一反向器400配置于訊號輸入與相對低位準驅(qū)動器(緩沖器)40 之間。接下來，一感測電路420分別耦接該對高負載結(jié)構(gòu)二者。訊號輸出耦接感測電路420之另一端。前述檢測電路315耦接感測電路420。較佳的是，時序閃控訊號幾乎與訊號輸入相同。在一較佳實施例中，相對高位準驅(qū)動器(緩沖器)300具有數(shù)倍效能于相對低位準驅(qū)動器(緩沖器)405a或40 。請參考圖3，其接著圖示硅晶穿孔差動感測之時序控制。起始步驟在于輸入時序閃控訊號至相對高位準驅(qū)動器(緩沖器)。真實訊號輸入至相對低位準驅(qū)動器(緩沖器)405a 與40恥。經(jīng)過反向器400之訊號將從初始輸入訊號反向并延遲，反向訊號波形可以從圖3 之右上部分看出來。因此，經(jīng)由反向器400而到達高負載結(jié)構(gòu)410b之訊號將被反向。相反地，沒有經(jīng)過反向器400而到達另一高負載結(jié)構(gòu)410a之訊號仍維持相同。此時感測電路 420系正常關(guān)閉。由于負載是重的，因此由差動訊號傳遞。當差動訊號之差大于IOOmV(0.1 伏特)，接下來開啟感測電路420，因此決定數(shù)字狀態(tài)為1或0。IOOmV (0. 1伏特)的差系藉由電路決定，其具有虛擬負載310耦接檢測電路315。 VDD時序圖可以參考第二與圖3之圖示。該圖示意謂著訊號穿過虛擬負載310。該對高負載結(jié)構(gòu)410a與410b于VDD時序圖中的輸出顯示于圖2與圖3之右邊。一虛擬訊號由虛擬負載310所復制以傳遞一眾所周知的主動訊號，一數(shù)(χ)倍能力的驅(qū)動器300引進至虛擬負載310。假定VDD為1.8伏特，則觸發(fā)點為VDD的一半，即0.9伏特。結(jié)果，當差動訊號之差大于IOOmV(0. 1伏特)，虛擬負載的訊號達至觸發(fā)點，因此χ的值為9。其意謂著虛擬負載310的傳輸速度比該對差動訊號結(jié)構(gòu)更大。類似地，若VDD為1伏特，則χ值為5。當主動訊號，于圖三之步驟二中，達至觸發(fā)點，檢測電路315應(yīng)盡可能早地打開感測電路420。在一較佳實施例中，檢測電路315系藉由至少一反向器形成，以檢測產(chǎn)生突波，
7于圖三之步驟三中。最重要之一者系反向器需符應(yīng)此感測時序。感測電路420可以為一感測放大器或一比較器或一操作放大器。最后，訊號從感測電路輸出，于圖三之步驟四中。負載問題可以容易地藉由硅晶穿孔時序控制與差動感測結(jié)構(gòu)而得到克服。圖4顯示本發(fā)明之三維結(jié)構(gòu)，三維堆棧組件包括復數(shù)個堆棧芯片層，其包括一個別芯片(未圖標)位于每一芯片層。三維堆棧組件之第一芯片層(第一層)包括一檢測電路315位于一預定區(qū)域之內(nèi)，一相對高能力驅(qū)動器300L1平行耦接檢測電路315。一感測電路420配置于第一芯片層之一預定區(qū)域，并藉由一水平導線Cl耦接檢測電路315。一差動訊號驅(qū)動器422L1水平耦接感測電路420。堆棧組件之其它芯片層之結(jié)構(gòu)，除了沒有檢測電路315與感測電路420之外，與第一芯片層類似。三維堆棧組件之第N芯片層(第N 層)也包括一第N相對高能力驅(qū)動器300LN位于第N層芯片層之指定區(qū)域上，一第N差動訊號驅(qū)動器422LN亦配置于第N芯片層之上；N為大于1的自然數(shù)。第N相對高能力驅(qū)動器 300LN系透過一垂直相對低負載硅晶穿孔與(N-幻相對高負載硅晶穿孔而垂直耦接第一相對高能力驅(qū)動器300L1，其由圖4之TSVx(N-2)所示，所有的相對低負載硅晶穿孔與(N-2) 相對高負載硅晶穿孔系從上至底而穿過堆棧組件，其中相對低負載硅晶穿孔與(N-2)相對高負載硅晶穿孔形成于一共享結(jié)構(gòu)中。類似地，第N差動訊號驅(qū)動器422LN系透過一對相對低負載硅晶穿孔與(N-幻對相對高負載硅晶穿孔而垂直耦接第一差動訊號驅(qū)動器422L1， 所有的相對低負載硅晶穿孔與(N-2)對相對高負載硅晶穿孔系從第η層至第一層而穿過堆棧組件。值得注意的是，每一相對低負載硅晶穿孔系形成于第一與第二芯片層之間。(Ν-2) 相對高負載硅晶穿孔系形成于，除了第一與第二芯片層之間之外，堆棧組件之任一相鄰二芯片層之間。其機制與操作方法已經(jīng)說明于第三與圖4中。因此，省略其的多余的敘述。一實施例系為本發(fā)明之一實例或范例。敘述于說明書中之「一實施例」、「一些實施例」或「其它實施例」系指所描述聯(lián)結(jié)于此實施例中之一特殊特征、結(jié)構(gòu)或特性被包含最少一些實施例中，但并非對所有實施例而言皆為必需?！敢粚嵤├够颉敢恍嵤├沟炔煌瑪⑹鱿抵覆⒎潜仨毺峒斑@一些實施例。值得注意的是，于前文敘述關(guān)于本發(fā)明之特定實施例中，不同特征有時可集合于一單一實施例、圖式或敘述中系用以簡化說明并助于對本發(fā)明一或多種不同方面之理解。然而，此揭露方法不應(yīng)被用以反映所請求之發(fā)明范疇，因而將所述范例中之特征加入每一權(quán)利要求中。反之，于下述之權(quán)利要求所反映本發(fā)明之觀點會少于上述所揭露之單一實施例中的所有特征。因此，權(quán)利要求系涵蓋所述之實施例，且每一權(quán)利要求本身皆可視為本發(fā)明之一獨立實施例。
權(quán)利要求
1.一種具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)，其特征在于包括一該堆棧組件之第一芯片層，包括一時序檢測電路與一相對高能力驅(qū)動器于相同芯片層水平耦接該時序檢測電路；一感測電路，藉由一水平導線于該第一芯片層中耦接該時序檢測電路；一第一差動訊號驅(qū)動器，于該第一芯片層中水平耦接該感測電路；以及一該堆棧組件之第N芯片層，包括一第N相對高能力驅(qū)動器與一第N差動訊號驅(qū)動器形成于該第N芯片層之上，該N為大于1的自然數(shù)，其中該第N相對高能力驅(qū)動器系透過一垂直相對低負載硅晶穿孔與(N-幻相對高負載硅晶穿孔作為虛擬負載而垂直耦接該第一相對高能力驅(qū)動器，該相對低負載硅晶穿孔與該(N-2)相對高負載硅晶穿孔系從該第N芯片層至該第一芯片層而穿過該堆棧組件，其中該相對低負載硅晶穿孔與該(N-2)相對高負載硅晶穿孔形成于一共享結(jié)構(gòu)中，其中該第N差動訊號驅(qū)動器系透過一對相對低負載硅晶穿孔與(N-2)對相對高負載硅晶穿孔而垂直耦接該第一差動訊號驅(qū)動器，該對相對低負載硅晶穿孔與該(N-幻相對高負載硅晶穿孔系從第N層至第一層而穿過該堆棧組件，每一該相對低負載硅晶穿孔系形成于該第一與第二芯片層之間，每一該相對高負載硅晶穿孔系形成于該堆棧組件之任一相鄰二芯片層之間，藉此當一主動訊號達至一觸發(fā)點時，該檢測電路啟動該感測電路。
2.如權(quán)利要求1所述之具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)， 其特征在于更包括一相對低能力驅(qū)動器與一反向器，該反向器配置于該N對相對高負載硅晶穿孔之一與該相對低能力驅(qū)動器之間，該相對高能力驅(qū)動器之傳輸速度大于該相對低能力驅(qū)動器之傳輸速度，該相對高能力驅(qū)動器之傳輸速度為χ倍相對低能力驅(qū)動器之傳輸速度，該χ端視該感測電路的感測界限且χ大于一。
3.如權(quán)利要求1所述之具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)， 其特征在于該時序檢測電路包括至少一反向器。
4.如權(quán)利要求1所述之具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)， 其特征在于該感測電路包括一感測放大器、一比較器或一操作放大器。
5.如權(quán)利要求1所述之具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)， 其特征在于該相對低負載硅晶穿孔之一與該(N-2)相對高負載硅晶穿孔耦接一時序閃控訊號，該對相對低負載硅晶穿孔與該(N-2)對相對高負載硅晶穿孔耦接一輸入訊號。
6.一種具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)，其特征在于包括一該堆棧組件之第一芯片層，包括一時序檢測電路與一相對高能力緩沖器水平耦接該檢測電路；一感測電路，藉由一水平導線于該第一芯片層中耦接該檢測電路；一第一差動訊號緩沖器，水平耦接該感測電路；以及一該堆棧組件之第N芯片層，包括一第N相對高能力緩沖器與一第N差動訊號緩沖器形成于該第N芯片層之上，該N為大于1的自然數(shù)，其中該第N相對高能力緩沖器系透過一相對低負載硅晶穿孔與(N-幻相對高負載硅晶穿孔作為虛擬負載而垂直耦接該第一相對高能力緩沖器，該相對低負載硅晶穿孔與該(N-2)相對高負載硅晶穿孔系從該第N芯片層至該第一芯片層而穿過該堆棧組件，其中該相對低負載硅晶穿孔與該(N-幻相對高負載硅晶穿孔形成于一共享結(jié)構(gòu)中，其中該第N差動訊號緩沖器系透過一對相對低負載硅晶穿孔與(N-幻對相對高負載硅晶穿孔而垂直耦接該第一差動訊號緩沖器，該對相對低負載硅晶穿孔與該(N-幻相對高負載硅晶穿孔系從第N層至該第一層而穿過該堆棧組件，每一該相對低負載硅晶穿孔系形成于該第一與第二芯片層之間，每一該相對高負載硅晶穿孔系形成于該堆棧組件之任一相鄰二芯片層之間，藉此當一主動訊號達至一觸發(fā)點時，該檢測電路啟動該感測電路。
7.如權(quán)利要求6所述之具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)， 其特征在于更包括一相對低能力緩沖器與一反向器，該反向器配置于該N對相對高負載硅晶穿孔之一與該相對低能力緩沖器之間，該相對高能力緩沖器之傳輸速度大于該相對低能力緩沖器之傳輸速度，該相對高能力緩沖器之傳輸速度為χ倍該相對低能力緩沖器之傳輸速度。
8.如權(quán)利要求6所述之具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)， 其特征在于該檢測電路包括至少一反向器。
9.如權(quán)利要求6所述之具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)， 其特征在于該感測電路包括一感測放大器、一比較器或一操作放大器。
10.如權(quán)利要求6所述之具有復數(shù)層之堆棧組件之差動感測及硅晶穿孔時序控制結(jié)構(gòu)，其特征在于該相對低負載硅晶穿孔之一與該(N-2)相對高負載硅晶穿孔耦接一時序閃控訊號，該對相對低負載硅晶穿孔與該(N-2)對相對高負載硅晶穿孔耦接一輸入訊號。
全文摘要
一種三維芯片之差動感測及硅晶穿孔時序控制結(jié)構(gòu)，包括一堆棧組件之第一芯片層，包括一檢測電路與一相對高能力驅(qū)動器水平耦接檢測電路。一感測電路，藉由一水平導線耦接檢測電路。一第一差動訊號驅(qū)動器，于第一芯片層中水平耦接該感測電路。一堆棧組件之第N芯片層，包括一第N相對高能力驅(qū)動器與一第N差動訊號驅(qū)動器形成于第N芯片層之上，其中第N相對高能力驅(qū)動器系透過一垂直相對低負載硅晶穿孔與(N-2)相對高負載硅晶穿孔作為虛擬負載而垂直耦接第一相對高能力驅(qū)動器，其中第N差動訊號驅(qū)動器系透過一對相對低負載硅晶穿孔與(N-2)對相對高負載硅晶穿孔而垂直耦接第一差動訊號驅(qū)動器。
文檔編號H03K17/28GK102468835SQ20101053669
公開日2012年5月23日 申請日期2010年11月5日 優(yōu)先權(quán)日2010年11月5日
發(fā)明者吳威震, 張孟凡, 陳炎輝 申請人:張孟凡