專利名稱：：二階重排多項式交織器地址產(chǎn)生裝置與方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種二階重排多項式(quadraticpermutationpolynomial,QPP)交織器(interleave!·)地址產(chǎn)生(addressgeneration)裝置與方法，能產(chǎn)生順向(increasing)或逆向(decreasing)交織地址。
背景技術(shù)：
：常見的渦輪碼(Turbocode)交織器設(shè)計大多是以事先將計算出的交織器地址存儲于一存儲器或一地址查詢表格(addresslook-uptable)的方式來達(dá)成。當(dāng)需要產(chǎn)生交織器地址時，就由此存儲器或此地址查詢表格讀出。此將相當(dāng)耗費(fèi)電路面積及電力。以LTE渦輪碼為例，其解碼長度的范圍可由40至6144位。對于188種解碼長度的規(guī)格，此存儲器需存儲188組長度是40至6144位之間的交織器地址。存儲最大長度6144的交織器地址約需要花費(fèi)6144x13=79872位的存儲器容量。美國專利公開號US2008/0115034中公開了一種QPP交織器，可應(yīng)用于渦輪碼的編解碼。此文獻(xiàn)中說明了串行(serially)產(chǎn)生交織器地址的演算法原理。其地址產(chǎn)生器的輸出序列的第η個值Π(η)可以描述成下列形式Π(η)=(fin+f^modk，η=0，1，···，k_l，其中，Π(η)是第η個交織輸出位置(interleavedoutputposition)，與f2是QPP系數(shù)，k是輸入序列的信息區(qū)塊長度(informationblocklength)，mod是模運(yùn)算(moduleoperation)。如圖1的范例所示，控制單元106利用一模計數(shù)器(modulo-counter)108來提供一輸入指標(biāo)(inputindex)η給一地址產(chǎn)生器104，并且產(chǎn)生一控制信號108a，分別輸入于地址產(chǎn)生器104與一交織器存儲器102中，以指出是一讀出運(yùn)算(readoperation)或是一寫入(write)運(yùn)算。地址產(chǎn)生器104計算出的Π(η)值存儲于交織器存儲器102中。當(dāng)需要交織器地址Π(η)時，再從交織器存儲器102串行讀出。計算出的交織輸出位置具有免競爭(contentionfree)的特征。美國專利公開號US2002/0159423公開一種利用多個查詢表來產(chǎn)生渦輪碼交織器的存儲器地址。美國專利號US6845482公開一種自行產(chǎn)生交織器地址的技術(shù)。其渦輪碼交織器是利用一個產(chǎn)生質(zhì)數(shù)索引信息(indexinformation)的元件以及五種查表(look-uptable)來產(chǎn)生渦輪碼交織器的存儲器地址。前述技術(shù)中說明了串行產(chǎn)生交織器地址的演算法原理、架構(gòu)與產(chǎn)生流程。大多數(shù)并行運(yùn)算(paralleloperation)的技術(shù)多著重在對數(shù)-對應(yīng)(Iog-MAP)處理器(processor)上的并行運(yùn)算效能的提升，較少針對并行運(yùn)算后的輸出做并行交織并存放到存儲器的動作做出有效率的設(shè)計。然而，在實際硬件或電路設(shè)計上，如果有基于并行運(yùn)算的地址產(chǎn)生器的架構(gòu)，則應(yīng)用在解碼器架構(gòu)時，例如使用多個Iog-MAP做并行運(yùn)算的渦輪碼解碼器，此并行產(chǎn)生地址的地址產(chǎn)生器將可以提升解碼器的輸出速率。臺灣專利申請?zhí)?98130766(本申請人2009年10月13日提出申請)的文獻(xiàn)中，提供一種QPP交織器地址產(chǎn)生裝置。此裝置根據(jù)QPP函數(shù)Π(i)=(f^+f^^modk，輸入數(shù)個可配置參數(shù)，并通過一基礎(chǔ)遞回單元依序直接產(chǎn)出多個交織器地址，以及通過多個遞回單元并行直接產(chǎn)生出多組相對應(yīng)的交織器地址，根據(jù)此交織器地址的計算結(jié)果，通過一數(shù)據(jù)多工器，輸入序列的每一筆信息可以被填入一相對應(yīng)的存儲器地址內(nèi)。此設(shè)計不需使用復(fù)雜的電路，也無需花費(fèi)存儲交織器地址的存儲器容量。
發(fā)明內(nèi)容本公開的實施范例可提供一種QPP交織器地址產(chǎn)生裝置與方法。在一實施范例中，所公開者是一種QPP交織器地址產(chǎn)生裝置。此裝置包含L個QPP單元，表示為QPP單元1至QPP單元L，L彡2。此裝置根據(jù)QPP函數(shù)Π(i)=(f^i+f^i^modk，與f2是QPP系數(shù)，0彡i彡k-1，k是一輸入序列的信息區(qū)塊長度，并利用此L個QPP單元來計算與輸出多個交織器地址，其中，Π(i)是此裝置產(chǎn)生的一第i交織器地址，而每一QPP單元j，1<j<L，皆為一并行計算單元且并行輸出其相對應(yīng)的一組交織器地址。在另一實施范例中，所公開者是關(guān)于一種QPP交織器地址產(chǎn)生方法，應(yīng)用于一通信系統(tǒng)上的編解碼器。此方法包含根據(jù)一QPP函數(shù)Π(i)=(f^+f^^modk，輸入多個可配置參數(shù)；以及通過L個QPP單元來計算與輸出多個交織器地址，此L個QPP單元的每一QPP單元j，1^j^L,皆為一并行計算單元且并行輸出其相對應(yīng)的一組交織器地址，其中Π(i)是此方法產(chǎn)生的第i個交織地址，與f2是QPP系數(shù)，k是一輸入序列的信息區(qū)塊長度，如此，讓此輸入序列的信息填入多個相對應(yīng)的存儲器的地址?，F(xiàn)在配合下列圖示、實施范例的詳細(xì)說明及申請專利范圍，將上述及本發(fā)明的其他目的與優(yōu)點(diǎn)詳述于后。圖1是一種QPP交織器的一個范例示意圖。圖2是一種QPP交織器的一個范例示意圖，與所公開的某些實施范例一致。圖3是QPP交織器地址產(chǎn)生裝置的一個范例示意圖，與所公開的某些實施范例一致。圖4是針對根為Z的MAP處理器，說明QPP交織器地址產(chǎn)生裝置的每一QPP單元所產(chǎn)生的相對應(yīng)的一組順向交織器地址或一組逆向交織器地址的一個范例示意圖，與所公開的某些實施范例一致。圖5A與圖5B分別是圖4中，QPP單元1的硬件結(jié)構(gòu)與控制信號的時序控制的范例示意圖，與所公開的某些實施范例一致。圖6是圖4中，QPP單元j的硬件結(jié)構(gòu)的一范例示意圖，j^2，與所公開的某些實施范例一致。圖7A是QPP單元1的硬件結(jié)構(gòu)的一個工作范例，其中MAP處理器所使用的根等于23，與所公開的某些實施范例一致。圖7B是圖7A的QPP單元1范例中，控制信號的時序控制的一個范例示意圖，與所公開的某些實施范例一致。圖8是QPP單元1的硬件結(jié)構(gòu)的另一個工作范例，其中MAP處理器所使用的根等于22，與所公開的某些實施范例一致。圖9是一范例架構(gòu)示意圖，說明QPP交織器地址產(chǎn)生裝置如何使多個個MAP處理器并行輸出多筆數(shù)據(jù)至存儲器，與所公開的某些實施范例一致。圖10是一工作范例示意圖，說明QPP交織器地址產(chǎn)生裝置如何使五個MAP處理器并行輸出的40數(shù)據(jù)被填入存儲器，與所公開的某些實施范例一致。圖11說明QPP交織器地址產(chǎn)生裝置中，每一QPP單元算出的交織器地址的位的用途，與所公開的某些實施范例一致。圖12以k=40、M=23、f\=3、f2=10為例，說明通過QPP交織器地址產(chǎn)生裝置算出的交織器地址，如何決定出存儲器的地址，與所公開的某些實施范例一致。圖13是一范例示意圖，說明QPP交織器地址產(chǎn)生裝置如何產(chǎn)生相對應(yīng)的順向或逆向交織器地址，來對應(yīng)MAP處理器的順向或逆向路徑值的計算，與所公開的某些實施范例一致。圖14是QPP交織器地址產(chǎn)生方法的一范例流程圖，與所公開的某些實施范例一致。主要元件符號說明權(quán)利要求1.一種二階重排多項式QPP交織器地址產(chǎn)生裝置，該裝置包含L個QPP單元，表示為QPP單元1至QPP單元L，L彡2；該裝置根據(jù)一QPP函數(shù)Π⑴=(fPf2Omodk，與f2是QPP系數(shù)，O彡i彡k_l，k是一輸入序列的信息區(qū)塊長度，接收數(shù)個可配置參數(shù)并利用該L個QPP單元來計算與輸出多個交織器地址，其中，Π(i)也是該裝置產(chǎn)生的一第i交織器地址，而每一QPP單元j，1^j^L,皆為一并行計算單元且并行輸出其相對應(yīng)的一組交織器地址。2.如權(quán)利要求1所述的地址產(chǎn)生裝置，其中該組交織器地址是一組順向交織器地址或一組逆向交織器地址，當(dāng)該組交織器地址是順向交織器地址時，該QPP單元j并行輸出的該組交織器地址為Π(i+(j-l)M)，TI(i+(j_l)M+l)，...,Π(i+(j_l)M+(r-l))，當(dāng)該組交織器地址是逆向交織器地址時，該QPP單元j并行輸出的該組交織器地址為Π(jM-i-1)，Π(jM-i-2)，...，Π(jM-i-r)，M=k/L，M為一正整數(shù)，1彡r彡k。3.如權(quán)利要求2所述的地址產(chǎn)生裝置，其中M等于2η，η為一正整數(shù)。4.如權(quán)利要求2所述的地址產(chǎn)生裝置，其中該QPP單元1的硬件結(jié)構(gòu)由r+Ι個多工器、r個寄存器、以及2r個2-輸入-相加后取余數(shù)電路，并搭配至少一控制信號來組成。5.如權(quán)利要求2所述的地址產(chǎn)生裝置，其中對于2<j<L，每一該QPP單元j的硬件結(jié)構(gòu)由r個寄存器、以及r個2-輸入-相加后取余數(shù)電路來組成。6.如權(quán)利要求3所述的地址產(chǎn)生裝置，該裝置針對對數(shù)-對應(yīng)MAP處理器不同根的并行解碼器架構(gòu)，輸出相對應(yīng)的交織器地址，來對應(yīng)該不同根的MAP處理器的每一MAP處理器的順向或逆向路徑值的計算。7.如權(quán)利要求1所述的地址產(chǎn)生裝置，該裝置是一種交織器或反交織器的地址產(chǎn)生裝置。8.如權(quán)利要求1所述的地址產(chǎn)生裝置，其中對于j彡2，每一QPP單元j分別接收QPP單元j-Ι的計算結(jié)果。9.如權(quán)利要求1所述的地址產(chǎn)生裝置，其中該數(shù)個可配置參數(shù)是{k、(Pf2)Hiodk、2f2modk、flMmodk、TI(0)}與{k、f2-f「2(M-I)f2modk、2f2modk、f\Mmodk、TI(M-I)}的其中一組可配置參數(shù)。10.一種二階重排多項式QPP交織器地址產(chǎn)生方法，應(yīng)用于一通訊系統(tǒng)上的編解碼器，該方法包含根據(jù)一QPP函數(shù)Π(i)=(f^+f^^modk，輸入多個可配置參數(shù)；以及通過L個QPP單元來計算與輸出多個交織器地址，該L個QPP單元的每一QPP單元j，1^j^L,皆為一并行計算單元且并行輸出其相對應(yīng)的一組交織器地址；其中Π(i)是該方法產(chǎn)生的一第i交織地址，與f2是QPP系數(shù)，k是一輸入序列的信息區(qū)塊長度，O^i^k-1，mod是一模運(yùn)算，如此，讓該輸入序列的信息填入多個相對應(yīng)的存儲器的地址。11.如權(quán)利要求10所述的地址產(chǎn)生方法，其中該組交織器地址是一組順向交織器地址或一組逆向交織器地址，當(dāng)該組交織器地址是順向交織器地址時，該QPP單元j并行輸出的該組交織器地址為Π(i+(j-l)M)，TI(i+(j_l)M+l)，...,Π(i+(j_l)M+(r-l))，當(dāng)該組交織器地址是逆向交織器地址時，該QPP單元j并行輸出的該組交織器地址為Π(jM-i-1)，Π(jM-i-2)，...，Π(jM-i-r)，M=k/L,M為一正整數(shù)，1彡r彡k。12.如權(quán)利要求11所述的地址產(chǎn)生方法，其中M等于2η，η為一正整數(shù)。13.如權(quán)利要求11所述的地址產(chǎn)生方法，其中該第i交織器地址Π(i)的最低有效η位是作為該輸入序列的多筆數(shù)據(jù)填入L個存儲器的地址。14.如權(quán)利要求12所述的地址產(chǎn)生方法，其中該第i交織器地址Π(i)的最高有效η位是提供給一數(shù)據(jù)矩陣多工器，來選取L個相對應(yīng)的存儲器。15.如權(quán)利要求11所述的地址產(chǎn)生方法，其中該多個可配置參數(shù)是{k、(f^f^modk、2f2modk、f\Mmodk、TI(0)}與{k、f2-f「2(M-I)f2modk、2f2modk、f\Mmodk、TI(M-I)}的其中一組可配置參數(shù)。16.如權(quán)利要求11所述的地址產(chǎn)生方法，其中該輸入序列的信息是通過L個滑動視窗并行輸出的，而M是該L個滑動視窗的每一滑動視窗的寬度。全文摘要二階重排多項式交織器地址產(chǎn)生裝置與方法。該二階重排多項式(QPP)交織器地址產(chǎn)生裝置根據(jù)一QPP函數(shù)∏(i)＝(f1i+f2i2)modk，接收數(shù)個可配置參數(shù)并利用多個QPP單元來計算并輸出多個交織器地址，而每一QPP單元皆為一并行計算單元且并行輸出相對應(yīng)的一組交織器地址，其中f1與f2是QPP系數(shù)，0≤i≤k-1，k是一輸入序列的信息區(qū)塊長度，mod是一模運(yùn)算，而∏(i)也是此地址產(chǎn)生裝置產(chǎn)生的一第i交織器地址。文檔編號H03M13/27GK102386934SQ20101026905公開日2012年3月21日申請日期2010年9月1日優(yōu)先權(quán)日2010年9月1日發(fā)明者李順吉,沈文和,王忠炫申請人:財團(tuán)法人工業(yè)技術(shù)研究院