專利名稱：可編程門陣列、互連交換機和用于此陣列的邏輯單元的制作方法
可編程門陣列、互連交換機和用于此陣列的邏輯單元本發(fā)明涉及可編程門陣列、互連交換機和用于該陣列的邏輯單元，可編程門陣列 諸如縮寫為FPGA(根據(jù)英文的“現(xiàn)場可編程門陣列”縮寫而來，即現(xiàn)場或原位可編程門的網(wǎng) 絡(luò))的已知可編程門陣列。
背景技術(shù)：
可編程門陣列是可由包括此類電路的設(shè)備的制造商或用戶編程以便于使該電路 適應(yīng)其預(yù)期應(yīng)用的集成電路。因此這種可編程門陣列可替代專門為特定應(yīng)用設(shè)計的若干集 成電路(或ASIC，根據(jù)英文的“專用集成電路”縮寫而來)?？删幊?或可配置)門陣列包括可編程邏輯塊和具有由可編程互連交換機形成的 節(jié)點的互連矩陣結(jié)構(gòu)。這些邏輯塊通過置于每對相鄰互連交換機之間的連接單元連接至互 連矩陣結(jié)構(gòu)。這種類型的架構(gòu)使得在該陣列的兩點之間創(chuàng)建大量的信息循環(huán)通路成為可 能，其中這些通路通過算法來確定。由此，難以估計將信息從一點傳輸至另一點所需的時 間。此外，這些電路具有較大表面積，并且能耗高。因此，當電源為電池時此類電路鮮少使 用或者根本不使用。發(fā)明目的本發(fā)明的一個目的涉及獲取一種更為緊湊、同時靈活的可編程門陣列的手段，該 可編程門陣列尤其對于路由時間相對高效。

發(fā)明內(nèi)容
為此，本發(fā)明的客體是用于可編程門陣列的互連交換機，包括將多個輸入群集在 一起的輸入端口、以及將多個輸出群集在一起的輸出端口。輸出端口包括通向相鄰互連交 換機的輸出端口、以及通向相鄰邏輯單元的輸出端口，而輸入端口包括來自相鄰互連交換 機的輸入端口、以及來自相鄰邏輯單元的輸入端口。輸入和輸出連接至鏈接樹結(jié)構(gòu)，該鏈接 樹結(jié)構(gòu)從輸入向下延伸至輸出并且包括路由元件，這些路由元件在若干層上組織以便于-將來自相鄰互連交換機的輸入端口的輸入連接至通向相鄰邏輯單元的輸出端口 的單個輸出，-將來自相鄰互連交換機的輸入端口的輸入連接至通向相鄰互連交換機的輸出端 口的單個輸出。由此，互連交換機允許大量的連接選擇，因此顯示出高水平的靈活性。樹結(jié)構(gòu)以及 單路由通路的存在使得路由和路由時間有可能具有良好的可預(yù)測性。優(yōu)選地，在本發(fā)明的互連交換機中，路由元件包括第一路由元件，其排列在來自 相鄰互連交換機的輸入端口和通向相鄰互連交換機的輸出端口之間；第二路由元件，其一方面排列在來自邏輯單元的輸入端口之間，另一方面排列在 第一路由元件和第三路由元件之間，其中第三路由元件一方面排列在第一路由元件和第二 路由元件之間，另一方面排列在通向邏輯單元的輸出端口之間。在一具體實施例中-第一路由元件具有輸入，各自連接至來自相鄰互連交換機的每個輸入端口的輸入；至少一個輸入，連接至第二路由元件之一的一個輸出；輸出，各自連接至通向相鄰互 連交換機的每個輸出端口的一個輸出；以及輸出，各自連接至第三路由元件之一的一個輸 入；-第二路由元件具有輸入，各自連接至來自邏輯單元的每個輸入端口的輸入之 一；以及輸出，各自連接至第一路由元件的一部分的對應(yīng)輸入和第三路由元件的一部分的 輸入之一；-第三路由元件具有輸入，連接至第一和第二路由元件的輸出；以及輸出，各自 連接至通向邏輯單元的每個輸出端口的輸出之一。本發(fā)明的客體類似地是可編程門陣列的邏輯單元，包括邏輯塊，其連接至將多 個輸入群集在一起的四個輸入端口和將多個輸出群集在一起的四個輸出端口，其中這些輸 入、輸出和邏輯塊被連接至從輸入端口向下延伸至邏輯塊且從邏輯塊向上延伸至輸出端口 的鏈接樹結(jié)構(gòu)；在若干層上組織的傳入路由元件和傳出路由元件，其中傳入路由元件通過 單通路將所有輸入端口的每個輸入連接至每個邏輯塊的單個輸入，而傳出路由元件通過單 通路將每個邏輯塊的每個輸出連接至每個輸出端口的單個輸出和同一組的傳入路由元件。因此優(yōu)選地，每個邏輯單元擁有L個分級層，每個分級層包括至少將以下群集在 一起的至少一個組Gn:個輸入和&個輸出，-屬于分級層n-1的I個組Glri，各自具有Rlri個輸入和Slri個輸出，-Rlri個傳入路由元件，各自連接至全部Qn個組Glri，-Slri個傳出路由元件，連接至全部&個組Glri，并連接至該組的傳入路由元件集
合，其中最低層的每個組對應(yīng)于邏輯塊。此外，本發(fā)明涉及可編程門陣列，包括通過通信網(wǎng)格互連的可重新配置的互連交 換機與可重新配置的邏輯單元，以使-每個互連交換機直接連接至四個相鄰的互連交換機，-每個邏輯單元擁有八個相鄰邏輯單元，且通過互連交換機連接至后者的每一個。-限定在陣列的兩點之間的至少一條單通路。在本說明書中，當兩個元件之間有可能導(dǎo)電時兩個元件彼此“連接”，且該導(dǎo)電取 決于它是否用于最終編程配置中而能夠被激活或停用。因此，該邏輯單元可被編程為通過 僅使用相鄰交換機之一來直接與相鄰邏輯單元通信。以此方式，網(wǎng)絡(luò)兩點之間的通路的長 度可減小。這又允許邏輯單元和互連交換機的密度增大。有利地，網(wǎng)絡(luò)包括以上類型的互連交換機和/或邏輯單元。此結(jié)構(gòu)將互連交換機之外的網(wǎng)絡(luò)架構(gòu)和互連交換機以內(nèi)的樹結(jié)構(gòu)與得益于兩種 架構(gòu)的優(yōu)點的邏輯單元相組合。在閱讀以下對本發(fā)明的非限制特定實施例的描述時，本發(fā)明的其它特征和優(yōu)點將 顯而易見。附圖簡述將參考附圖，在附圖中-

圖1是根據(jù)本發(fā)明的陣列的部分示意圖，
-圖2是圖1中區(qū)域II的放大示意圖，-圖3是此陣列的可配置邏輯單元的具體示意圖，-圖4是此陣列的互連交換機的具體示意圖。本發(fā)明的詳細描述在繼續(xù)本說明書時，通過以下術(shù)語表示-互連交換機，即置于若干信道的交叉點處的路由元件，其可編程以將從一些信道 導(dǎo)出的信號導(dǎo)向其它信道中的一個或若干個信道；此類路由機構(gòu)可包括如下文中所定義的 若干路由元件；-路由元件，即例如“全交叉開關(guān)”類型的可編程路由元件，其安排在互連交換機或 邏輯單元內(nèi)以便于在該互連交換機或邏輯單元內(nèi)弓丨導(dǎo)和傳輸信號；-邏輯單元，即通過路由元件連接的單個邏輯塊或多個邏輯塊、處理器、或能夠編 程以便于執(zhí)行一個或若干個邏輯運算的任何其它元件；-邏輯塊，即可編程或不可編程以便于執(zhí)行邏輯運算的元件。參照附圖，根據(jù)本發(fā)明和本文中所述的可編程門陣列(一般由1標示)屬于FPGA 類型，且包括通過通信網(wǎng)絡(luò)互連的可重新配置(術(shù)語“可重新配置”在本文中用來表示可編 程)互連交換機2(通常由術(shù)語“交換機箱”表示)和可重新配置邏輯單元3，以使-每個互連交換機2直接連接至四個相鄰的互連交換機2，-每個邏輯單元3擁有八個相鄰邏輯單元3，且通過互連交換機2連接至后者的每 一個。位于陣列周邊的互連交換機2被連接至用于與陣列外部通信的元件。每個互連交換機2包括來自互連交換機的輸入端口 I、通往互連交換機的輸出端 口 0、來自邏輯單元的輸入端口 I'、以及通向邏輯單元的輸出端口 0’。在該情形中，每個互 連交換機2因此包括8個面或者甚至8個接口，從而允許其與四個相鄰互連交換機2以及 與四個相鄰邏輯單元3的直接連接。來自互連交換機的每個輸入端口 I擁有M個輸入；通向互連交換機的每個輸出端 口 0擁有M個輸出；來自邏輯單元的每個輸入端口 I’擁有N個輸入；通向邏輯單元的每個 輸出端口 0’擁有P個輸出。每個互連交換機2包括分別連接至四個相鄰互連交換機2的四個輸入端口 II、 12、13和14，以及分別連接至四個相鄰互連交換機2的四個輸出端口 01、02、03和04。這 些I和0端口可分別包括若干輸入和輸出，其在所討論情形中為32個(未全部在附圖中示 出以便于避免使該附圖超負荷)，并且排列在互連交換機2 (在此示為八邊形)的相對兩側(cè)上。每個互連交換機2還包括連接至其周圍的四個邏輯單元的輸入端口 I’ 1、I’ 2、 I’ 3、I’ 4和輸出端口 0’ 1、0’ 2、0’ 3、0’ 4。這些0’和I’端口可分別包括若干輸入和輸 出，其在所討論情形中為4個和16個，并且排列在互連交換機2的相對兩側(cè)上。每個互連交換機2包括第一路由元件4 (數(shù)量為M)、第二路由元件5 (數(shù)量為N)、 以及第三路由元件6 (數(shù)量為P)。每個輸入端口 I通過可編程路由元件4連接至所有的輸出端口 0。路由元件4共 有32個、成對分布，各自擁有分別連接至端口 I的輸入之一的四個輸入以及分別連接至端 口 0的輸出之一的四個輸出。
每個輸入端口 I'通過可編程路由元件5連接至所有的輸出端口 0'，該可編程路 由元件5連接至可編程路由元件6。路由元件5在此情形中數(shù)量為四個，且擁有四個輸入和 四個輸出。路由元件6在此情形中數(shù)量為十六個、分成四組，且擁有三個輸入和四個輸出。 每個路由元件5的四個輸入分別連接至輸入端口 I’的輸入之一，而每個路由元件5的四個 輸出一方面分別連接至成對路由元件4各自的一個輸入，另一方面則連接至相關(guān)聯(lián)群組的 路由元件6各自的三個輸入之一。路由元件6的兩個其它輸入連接至兩個路由元件4的輸 出，而路由元件6的各自的輸出分別連接至每個輸出端口 0’的輸入之一。每個輸入端口 I， 通過路由元件4和5連接至所有的輸出端口 0。每個輸入端口 I因此也通過路由元件4和6連接至所有的輸出端口 0’。圖2中出 現(xiàn)的附圖標記400、500和600分別標示路由元件4、5和6?？梢岳斫?互連交換機2經(jīng)由路由元件4彼此通信，且通過路由元件4和6與相鄰邏輯單元 3通信；-邏輯單元3經(jīng)由相鄰互連交換機的路由元件5和路由元件6與相鄰邏輯單元通 信(邏輯單元的相鄰互連交換機各自允許該邏輯單元連接至該互連交換機所連接的三個 其它邏輯單元，而不通過另一互連交換機)。由此定義的鏈接樹結(jié)構(gòu)從輸入向下延伸至輸出，其中路由元件4、5、6在若干層上 組織以便于-通過兩個路由元件5、6將來自相鄰邏輯單元I’的輸入端口的輸入連接至通向相 鄰邏輯單元0’的輸出端口的kl個輸出，其中kl是所述輸出端口的輸出的數(shù)量與所述輸入 端口的輸入的數(shù)量之比，-通過兩個路由元件4、5將來自相鄰邏輯單元I’的輸入端口的輸入連接至通向相 鄰互連交換機0的輸出端口的k2個輸出，其中k2是來自相鄰互連交換機的輸入端口的輸 入的數(shù)量與來自相鄰邏輯單元的所述輸入端口的輸入的數(shù)量之比。每個邏輯單元3包括可編程以便于執(zhí)行基本邏輯功能的邏輯塊7。每個邏輯單元 3具有擁有因群組復(fù)制產(chǎn)生的若干分級層的分層結(jié)構(gòu)。在此情形中表示為第一層的最低層 的群組G1包括R1個輸入和S1個輸出，且具有至少-Q1個邏輯塊7，各自具有i個輸入和j個輸出，-第一層路由集合或組件。該第一層路由集合包括-i個傳入路由元件8，其各自連接至其第一層群組的所有邏輯塊，且各自包括該 群組的yl個外部輸入，_j個傳出路由元件9，其各自連接至其第一層群組的所有邏輯塊7，且各自包括該 群組的所有傳入路由元件8。第二層群組( 包括χ個第一層群組和一第二層路由集合。第二層路由集合實際 上由與第一層路由集合相同的類型的yl個路由子集構(gòu)成，且包括相同數(shù)量的傳入和傳出 路由元件(編號為10和11的第二層路由集合的傳入和傳出路由元件)。因此，第二分級層的路由集合包括-R1個傳入路由元件10，各自連接至每個第一層群組的第一層傳入路由元件8之 一，且連接至輸入端口之一，
-S1A傳出路由元件11，各自連接至每個第一層群組G1的第一層傳出路由元件9 之一，連接至第二層傳入路由元件10的一部分，且連接至輸出端口之一。因此，可看到分級層n+1的群組Glri包括分級層η的群組Gn和層n+1的路由集合， 該層n+1的路由集合連接至層η的路由集合并且包括與層η的路由集合相同類型的yn個 路由子集。在此情形中邏輯塊7的數(shù)量為16，分組成四個邏輯塊7為一組的四個第一層群組 (或群集)，每個邏輯塊具有六個輸入和兩個輸出。每個第一層群組包括-六個第一層傳入路由元件8，其具有各自連接至其第一層群組的所有邏輯塊7的 一個輸入的四個輸出，-兩個第一層傳出路由元件9，其具有四個輸入和三個輸出，每個輸入連接至其第 一層群組的邏輯塊7各自的輸出，且每個輸出連接至該群組的所有第一層傳入路由元件8 的一個輸入。第二層群組包括四個第一層群組和第二層路由集合，該第二層路由集合包括與第 一層路由集合相同的三個路由子集，每個路由子集包括-六個第二層傳入路由元件10，各自具有四個輸出和兩個外部輸入，每個輸出連 接至每個第一層群組的第一層傳入路由元件8之一的一個輸入，每個外部輸入連接至與所 討論邏輯單元3相鄰的互連交換機2的輸出端口 0'，-兩個第二層傳出路由元件11，其具有四個輸入和三個輸出，每個輸入連接至每 個第一層群組的第一層傳出路由元件9之一的輸出，每個輸出一方面連接至所討論路由集 合的第二層傳入路由元件10各自的一個輸入，另一方面連接至相鄰互連交換機2的輸入端
口 I，。圖3因此示出包括四個第一層群組的第二層群組?；ミB交換機2和邏輯單元3因此具有樹結(jié)構(gòu)，根據(jù)該樹結(jié)構(gòu)，陣列的兩個點可經(jīng)由 單通道通過在樹結(jié)構(gòu)中向上延伸或向下延伸來連接。這允許對路由時間的良好預(yù)測性。構(gòu)成可編程邏輯陣列的集成電路的制造方法不是本發(fā)明的主題。邏輯塊7，路由單 元4、5、6，路由元件8、9、10、11，以及互連交換機2也同樣如此，它們是固有已知的，因此在 本文中不作描述。當然，本發(fā)明不限于所述實施例，而是包含落入由權(quán)利要求限定的本發(fā)明范圍內(nèi) 的所有變體。所描述的邏輯單元包括多個第一層(或低層)群組或一個第二層(或高層)群 組。在邏輯單元中具有兩個以上層且具有例如低層群組與高層群組之間的中間層群組是有 可能的。在邏輯單元中具有網(wǎng)格架構(gòu)將是有可能的。端口、路由單元和邏輯塊中輸入和輸出的數(shù)量以及類似的其成對或分組的分布可 作修改。因此，邏輯元件的數(shù)量η(在所述實施例中總計為16)可不同，且可例如等于8、12、 或32等。在效率較低版本中，根據(jù)本發(fā)明的陣列基于具有與上述結(jié)構(gòu)不同的結(jié)構(gòu)的互連交 換機和/或邏輯單元構(gòu)建。該架構(gòu)可針對機載(或“嵌入”)或?qū)Ｓ秒娐?或“獨立”)FPGA應(yīng)用實現(xiàn)。
可制造根據(jù)本發(fā)明的互連交換機，其包括-多個輸入端口I，其數(shù)量等于輸出端口 0的數(shù)量和輸入端口I’數(shù)量的數(shù)倍，-多個輸出端口0’，其數(shù)量是輸入端口 I數(shù)量的數(shù)倍。
權(quán)利要求
1.一種用于可編程門陣列的互連交換機O)，具有將多個輸入群集在一起的輸入端 口(I，I’)、以及將多個輸出群集在一起的輸出端口(0，0’)，其特征在于，所述輸出端口包 括通向相鄰互連交換機的輸出端口(0)、以及通向相鄰邏輯單元的輸出端口(0’)，并且所 述輸入端口包括來自相鄰互連交換機的輸入端口(I)、以及來自相鄰邏輯單元的輸入端口 (I’)，所述輸入和輸出連接至鏈接樹結(jié)構(gòu)，所述鏈接樹結(jié)構(gòu)從所述輸入向下延伸至所述輸 出并且包括路由元件0，5，6)，這些路由元件在若干層上組織以便于-將來自相鄰互連交換機的輸入端口(I)的輸入連接至通向相鄰邏輯單元的輸出端口 (0’ )的單個輸出，-將來自相鄰互連交換機的輸入端口(I)的輸入連接至通向相鄰邏輯單元的輸出端口 (0)的單個輸出。
2.如權(quán)利要求1所述的互連交換機O)，其特征在于，所述路由元件包括第一路由元 件G)，其排列在來自相鄰互連交換機的輸入端口之間；第二路由元件(5)，其一方面排列 在來自邏輯單元的輸入端口之間，另一方面排列在第一路由元件和第三路由元件之間，其 中第三路由元件(6) —方面排列在第一路由元件和第二路由元件之間，另一方面排列在通 向邏輯單元的輸出端口之間。
3.如權(quán)利要求2所述的互連交換機，其特征在于-第一路由元件(4)具有輸入，各自連接至來自相鄰互連交換機的每個輸入端口(I) 的輸入；至少一個輸入，連接至第二路由元件( 之一的一輸出；輸出，各自連接至通向相 鄰互連交換機的每個輸出端口(0)的一輸出；以及輸出，各自連接至第三路由元件(6)之一 的一輸入；-第二路由元件( 具有輸入，各自連接至來自邏輯單元的每個輸入端口(Γ )的輸 入之一；以及輸出，各自連接至第一路由元件的一部分的對應(yīng)輸入和第三路由元件的一部 分的輸入之一；-第三路由元件(6)具有輸入，連接至第一和第二路由元件的輸出；以及輸出，各自連 接至通向邏輯單元的每個輸出端口(0’ )的輸出之一。
4.如權(quán)利要求3所述的互連交換機，其特征在于來自互連交換機的每個輸入端口(I) 擁有M個輸入；通向互連交換機的每個輸出端口(0)擁有M個輸出；來自邏輯單元的每個輸 入端口(I’ )擁有N個輸入；通向邏輯單元的每個輸出端口 0’擁有P個輸出，其中第一路 由元件⑷的數(shù)量為M、第二路由元件(5)的數(shù)量為N、以及第三路由元件(6)的數(shù)量為P。
5.如權(quán)利要求1所述的互連交換機，其特征在于，所述輸入和輸出連接至鏈接樹結(jié)構(gòu)， 所述鏈接樹結(jié)構(gòu)從輸入向下延伸至輸出并且包括路由元件0，5，6)，這些路由元件在若干 層上組織以便于-通過兩個路由元件(5，6)將來自相鄰邏輯單元的輸入端口(I’ )的輸入連接至通向 相鄰邏輯單元的輸出端口(0’)的kl個輸出，其中kl是所述輸出端口的輸出的數(shù)量與所述 輸入端口的輸入的數(shù)量之比，-通過兩個路由元件(4，幻將來自相鄰邏輯單元的輸入端口(I’ )的輸入連接至通向 相鄰互連交換機的輸出端口(0)的k2個輸出，其中k2是來自相鄰互連交換機的輸入端口 的輸入的數(shù)量與來自相鄰邏輯單元的所述輸入端口的輸入的數(shù)量之比。
6.一種可編程門陣列的邏輯單元(3)，包括邏輯塊(7)，其連接至將多個輸入群集在一起的四個輸入端口和將多個輸出群集在一起的四個輸出端口，其中所述輸入、輸出和邏 輯塊被連接至從輸入端口向下延伸至邏輯塊且從邏輯塊向上延伸至輸出端口的鏈接樹結(jié) 構(gòu)；在若干層上組織的傳入路由元件(8，10)和傳出路由元件(9，11)，其中所述傳入路由元 件通過單通路將所有輸入端口的每個輸入連接至每個邏輯塊的單個輸入，而所述傳出路由 元件通過單通路將邏輯塊的每個輸出連接至每個輸出端口的至少一個輸出和同一組的傳 入路由元件。
7.如權(quán)利要求6所述的邏輯單元，其特征在于，每個邏輯單元(3)擁有L個分級層，每 個分級層包括至少將以下群集在一起的至少一個組Gn 個輸入和&個輸出，-屬于分級層n-1的&個組Glri，各自具有Rlri個輸入和Slri個輸出，-Rlri個傳入路由元件⑶，各自連接至全部I個組Glri，-Slri個傳出路由元件(9)，連接至全部&個組Glri，并連接至該組的傳入路由元件集合，其中最低層的每個組對應(yīng)于邏輯塊。
8.一種可編程門陣列，包括通過通信網(wǎng)格互連的可重新配置的互連交換機( 和可重 新配置的邏輯單元(3)，以使-每個互連交換機直接連接至四個相鄰的互連交換機，-每個邏輯單元擁有八個相鄰邏輯單元，且通過互連交換機連接至后者的每一個，-限定在所述陣列的兩點之間的至少一條單通路。
9.如權(quán)利要求8所述的陣列，其特征在于，所述互連交換機根據(jù)權(quán)利要求1-5中的任一 項來實現(xiàn)。
10.如權(quán)利要求8或9所述的陣列，其特征在于，所述邏輯單元根據(jù)權(quán)利要求6和7中 的任一項來實現(xiàn)。
全文摘要
用于可編程門陣列的互連交換機(2)，具有將多個輸入群集在一起的輸入端口(I，I’)、以及將多個輸出群集在一起的輸出端口(O，O’)，輸入和輸出連接至鏈接樹結(jié)構(gòu)，該鏈接樹結(jié)構(gòu)從輸入向下延伸至輸出并且包括路由元件(4，5，6)，這些路由元件在若干層上組織以便于通過單通路將所有輸入端口的每個輸入連接至每個輸出端口的至少一個輸出。互連交換機、邏輯單元和包括兩者的可編程門陣列被排列成便于建立網(wǎng)絡(luò)兩點之間的單通路。
文檔編號H03K19/177GK102089976SQ200980127610
公開日2011年6月8日 申請日期2009年7月8日 優(yōu)先權(quán)日2008年7月9日
發(fā)明者H·姆拉貝特, H·梅瑞茲, Z·馬拉克奇 申請人:中央科學研究中心, 皮埃爾和瑪利居里大學(巴黎第六大學)