專利名稱：基于fpga的調(diào)頻數(shù)字激勵器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種調(diào)頻廣播發(fā)射設(shè)備，特別是一種用于調(diào)頻廣播發(fā)射系統(tǒng)的基 于FPGA的調(diào)頻數(shù)字激勵器。
背景技術(shù)：
目前，大部分廣播電臺的調(diào)頻激勵器是采用模擬信號處理及調(diào)頻調(diào)制技術(shù)實現(xiàn)的 (如圖1所示)，將經(jīng)過預處理音頻模擬信號進行立體聲編碼形成基帶信號送入產(chǎn)生載波 (87. 0 108MHz)的PLCC頻率合成器的調(diào)頻調(diào)制器調(diào)制，再經(jīng)放大后送天線發(fā)射。由于模 擬信號處理(預處理、預加重、立體聲編碼)及頻率調(diào)制(鎖相環(huán))的元器件之間本身就存 在差異，在實際應(yīng)用中又有外部環(huán)境每時每刻都在變化，致使模擬信號處理及頻率調(diào)制的 技術(shù)指標一致性低。每臺激勵器之間的調(diào)制度相差±15%、載頻偏差1X10—5的數(shù)量級以 上，不符合調(diào)頻同步廣播的國家標準《GY/T154-2000調(diào)頻同步廣播系統(tǒng)技術(shù)規(guī)范》的技術(shù)要 求(頻率偏差要求《1X10—9 ;音頻相位偏差要求《5ii s ;調(diào)制度偏差要求《2. 5% )，不能 用于構(gòu)建高質(zhì)量的調(diào)頻同步廣播網(wǎng)。 為解決上述問題，專利號200620108907. 0實用新型專利提供了一種采用高速數(shù) 字處理器(DSP)的數(shù)字調(diào)頻廣播發(fā)射機的技術(shù)方案，其結(jié)構(gòu)如圖2所示，采用模數(shù)轉(zhuǎn)換器將 模擬音頻信號采樣或AES音頻信號解碼變成數(shù)字信號，送入進行數(shù)字預處理、數(shù)字差值濾 波、預加重、數(shù)字產(chǎn)生19kHz導頻和38kHz副載頻、立體聲編碼成復合信號，高速數(shù)字處理器 產(chǎn)生的復合信號送DDS頻率合成器調(diào)制?？刂撇糠植捎梦⑻幚砥?、觸摸屏進行信息的響應(yīng) 和處理。 該專利采用DSP高速數(shù)字處理器對數(shù)字信號進行處理其性價比不高。因為DSP高 速數(shù)字處理器存在功耗大和不適合并行處理。如何提供一種高性價比的調(diào)頻數(shù)字激勵器是 廣播設(shè)備制造行業(yè)的永恒目標。 大量資料表明，在當今要求最苛刻的數(shù)字信號處理(DSP)系統(tǒng)設(shè)計和開發(fā)中， FPGA扮演著越來越重要的角色。經(jīng)過二十多年的研究和發(fā)展，F(xiàn)PGA已經(jīng)演化為無與倫比的 高價值DSP解決方案平臺，在性能、靈活性、上市時間以及產(chǎn)品壽命方面都提升到了極高水 平，同時還大大降低了總體系統(tǒng)成本和功耗。 FPGA的DSP性能領(lǐng)先的關(guān)鍵是其內(nèi)在的并行機制，即利用并行架構(gòu)實現(xiàn)DSP功能 的功能。 應(yīng)用中不僅僅涉及濾波，獨立的基準測試表明，即使在實際工作負載下，F(xiàn)PGA也有 很大的性能優(yōu)勢。 FPGA能夠做到非常高的功效。FPGA平臺不需消費額外邏輯資源就能完成信號處 理功能，因此設(shè)計人員可以在獲得更高功效的情況下達到性能和成本目標。FPGA同時在性 能和功效方面領(lǐng)先于DSP。 有鑒于上述現(xiàn)有數(shù)字調(diào)頻廣播發(fā)射機存在的缺陷，本設(shè)計人基于從事此類產(chǎn)品設(shè) 計制造多年豐富的實務(wù)經(jīng)驗及專業(yè)知識，并配合學理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新型結(jié)構(gòu)的使其更具有實用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)過反復試作樣品及改進 后，終于創(chuàng)設(shè)出確具實用價值的本實用新型。

發(fā)明內(nèi)容本實用新型的目的是為了克服現(xiàn)有的調(diào)頻激勵器的技術(shù)指標的一致性低，穩(wěn)定性 差的問題，提供一種性價比極高的基于FPGA的調(diào)頻數(shù)字激勵器，采用現(xiàn)場可編程門陣列 FPGA進行數(shù)字處理，通過數(shù)字頻率合成技術(shù)實現(xiàn)了立體聲編碼調(diào)制和調(diào)頻調(diào)制，實現(xiàn)了高 穩(wěn)定度的射頻輸出和載波同步。 本實用新型的目的及解決其技術(shù)問題是采用以下的技術(shù)方案來實現(xiàn)的。依據(jù)本 實用新型提出的一種基于FPGA的調(diào)頻數(shù)字激勵器，包括數(shù)字預處理單元、數(shù)字信號處理單 元、調(diào)制單元和控制單元，其中所述數(shù)字信號處理單元是由FPGA和連接FPGA的存儲器PROM 構(gòu)成，所述FPGA通過內(nèi)設(shè)的功能模塊將數(shù)字預處理單元送來的經(jīng)格式調(diào)整和速率轉(zhuǎn)換后 的數(shù)字音頻信號進行幅度控制、低通濾波、音頻延時、音頻預加重、內(nèi)插濾波、立體聲調(diào)制和 調(diào)制調(diào)整，送所述調(diào)制單元生成調(diào)頻廣播的射頻信號，所述FPGA連接所述控制單元，所述 存儲器PROM中固化有形成FPGA中的功能模塊的程序。 本實用新型的目的以及解決其技術(shù)問題還可以采用以下的技術(shù)措施來進一步實 現(xiàn)。 前述的基于FPGA的調(diào)頻數(shù)字激勵器，其中所述數(shù)字預處理單元包括音頻ADC立 體聲信號采樣器、話筒信號采樣器、數(shù)字音頻接口轉(zhuǎn)換器，所述音頻ADC立體聲信號采樣器 主要是由音頻模數(shù)轉(zhuǎn)換芯片構(gòu)成，對輸入的左右聲道音頻信號進行采樣將模擬信號轉(zhuǎn)換成 數(shù)字信號；話筒信號采樣器主要是由模數(shù)轉(zhuǎn)換芯片構(gòu)成，對話筒信號采樣并將模擬信號轉(zhuǎn) 換成數(shù)字信號；所述數(shù)字音頻接口轉(zhuǎn)換器主要是由數(shù)字音頻轉(zhuǎn)換芯片構(gòu)成，接收AES3或S/ PDIF格式的數(shù)字音頻碼流，進行數(shù)字音頻的格式調(diào)整和采樣速率的轉(zhuǎn)換后，送FPGA。 前述的基于FPGA的調(diào)頻數(shù)字激勵器，其中所述控制單元是高速微處理器，整個系 統(tǒng)通過按鍵和液晶顯示模塊來實現(xiàn)人機交互。 前述的基于FPGA的調(diào)頻數(shù)字激勵器，其中所述現(xiàn)場可編程門陣列FPGA中內(nèi)設(shè)的
功能模塊包括信號類型選擇器、音頻延時模塊、時分復用模塊、預加重濾波器模塊、內(nèi)插濾
波器模塊、立體聲合成模塊、DDS及PLL控制接口與單片機控制接口 ，其中 所述信號類型選擇器作為音頻輸入端口連接所述音頻ADC立體聲信號采樣器、話
筒信號采樣器、數(shù)字音頻接口轉(zhuǎn)換器，將左右兩聲道的數(shù)據(jù)進行選擇送音頻延時模塊，且每
來一個新數(shù)據(jù)都相應(yīng)給出一個時鐘周期的預備脈沖信號(ready信號)作為指示； 所述音頻延時模塊將信號類型選擇器送來的左右聲道信號及預備脈沖信號
(ready信號)進行延時，音頻延時范圍是從0_999 y s，步進為1 y s ;并將延時的音頻信號
送時分復用模塊； 所述時分復用模塊連接所述音頻延時模塊，將延時的左右聲道信號及預備脈沖信
號相互交織在不同的時間段內(nèi)，沿著同一個信道傳送給預加重濾波器模塊； 所述預加重濾波器模塊對傳來的信號中的高頻部分進行預加重濾波送內(nèi)插模
塊； 所述內(nèi)插模塊連接所述預加重濾波器模塊，將經(jīng)過預加重的信號進行內(nèi)插提高調(diào)制后基帶信號的采樣頻率，所述內(nèi)插模塊的輸出連接所述立體聲合成模塊； 所述立體聲合成模塊將濾波后的左右聲道調(diào)制為所需的立體聲復合信號通過所
述DDS及PLL控制接口送調(diào)制單元； 所述DDS及PLL控制接口將立體聲合成部分得到的基帶信號與中心頻率數(shù)值進 行合成運算得到直接數(shù)字頻率合成器DDS所需的控制字，送調(diào)制單元直接數(shù)字頻率合成器
DDS ; 所述信號類型選擇器、音頻延時模塊、預加重濾波器模塊、立體聲合成模塊通過所 述單片機控制接口連接所述控制單元的單片機，F(xiàn)PGA接收單片機的控制命令，根據(jù)命令可 以對輸入信號類型、音頻延時數(shù)、預加重濾波參數(shù)及調(diào)制方式進行實時控制；同時，F(xiàn)PGA將 當前相關(guān)的信息返回給單片機進行顯示。 前述的基于FPGA的調(diào)頻數(shù)字激勵器，其中所述延時模塊包括主延時模塊和副延 時模塊，所述主延時模塊通過外設(shè)存儲器SRAM來實現(xiàn)步進為20 s的延時，即延時量為 0/20/40/60... y s ;所述副延時模塊在FPGA內(nèi)部實現(xiàn)步進為ly s延時，且延時范圍從 0 ii s至19 ii s，實現(xiàn)音頻延時范圍從0-999 ii s，步進為1 ii s。 前述的基于FPGA的調(diào)頻數(shù)字激勵器，其中所述預加重濾波器為64階的FIR濾 波器，通過時域?qū)σ纛l信號進行巻積實現(xiàn)預加重；所述預加重濾波器的預加重時間常數(shù)為 Oil s、25ii s和50ii s三種，其幅頻特性是在各頻率點預加重曲線的幅度值與標準值相差 不超過±ldB ;相位特性是線性相位；設(shè)在音頻頻率為零時的輸出電壓為K，音頻高頻端頻
率為q/2ji時的輸出電壓v2，則py[ = Vl + ~ 。 前述的基于FPGA的調(diào)頻數(shù)字激勵器，其中所述內(nèi)插模塊是508階的FIR濾波器， 其內(nèi)插因子為32，內(nèi)插之后頻率為1.6MHz，通帶頻率為15kHz，阻帶頻率為25kHz，通帶波紋 為O. ldB，阻帶衰減為75dB。 前述的基于FPGA的調(diào)頻數(shù)字激勵器，其中所述立體聲合成模塊中包括幅度調(diào)整 模塊、導頻及載波產(chǎn)生模塊、立體聲調(diào)制模塊及選擇合成模塊，所述幅度調(diào)整模塊將內(nèi)插濾 波器出來的左右聲道信號依據(jù)單片機幅度調(diào)整參數(shù)進行幅度調(diào)整，以符合調(diào)制度的需要， 并將幅度調(diào)整后的左右聲道信號送所述立體聲調(diào)制模塊，同時還將左聲道信號送選擇合成 模塊；所述導頻及載波產(chǎn)生模塊依據(jù)單片機傳來的相位控制參數(shù)產(chǎn)生19kHz導頻信號和 38kHz副載波信號，且它們是同相位的，并將所產(chǎn)生的19kHz導頻信號和38kHz副載波信號 送所述立體聲調(diào)制模塊；所述立體聲調(diào)制模塊依據(jù)單片機的導頻幅度調(diào)整參數(shù)將所述幅度 調(diào)整后的左右聲道信號進行處理，并與19kHz導頻混合產(chǎn)生所需的立體聲復合信號送選擇 合成模塊；所述選擇合成模塊將所述立體聲調(diào)制模塊送來的立體聲復合信號、所述幅度調(diào) 整模塊送來的左聲道信號與所述數(shù)字預處理單元中的話筒信號采樣器送來的話筒信號進 行選擇合成生成單聲道+話筒合成基帶信號或立體聲+話筒合成基帶信號送送直接數(shù)字頻 率合成器DDS。 前述的基于FPGA的調(diào)頻數(shù)字激勵器，其中所述調(diào)制單元包括DDS時鐘生成模塊、 直接數(shù)字頻率合成器DDS、濾波和放大、功放及功率控制；所述DDS時鐘生成模塊是鎖相環(huán)， 所述鎖相環(huán)產(chǎn)生頻率為lGHz的正弦信號，送直接數(shù)字頻率合成器DDS作為工作時鐘，從而 實現(xiàn)頻率同步；所述直接數(shù)字頻率合成器DDS將數(shù)字信號處理單元中FPGA送來的基帶信號 調(diào)制成載波頻率87 108MHz的廣播頻道的模擬信號，并輸出至所述濾波和放大電路；所述濾波和放大電路濾除模擬信號中的諧波成分以及雜散成分并將其放大送功放。 本實用新型與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。借由上述技術(shù)方案，本
實用新型基于FPGA的調(diào)頻數(shù)字激勵器可達到相當?shù)募夹g(shù)進步性及實用性，并具有產(chǎn)業(yè)上
的廣泛利用價值，其至少具有下列優(yōu)點 1、本實用新型采用FPGA作為主要信號處理模塊，F(xiàn)PGA作為一種可編程邏輯器件， 具有配置靈活、工作效率高、編程簡單等優(yōu)點，并且近年來，低端產(chǎn)品價格越來越低廉，將其 作為設(shè)計的主選芯片具有很強的性價比優(yōu)勢。 2、運行速度快，F(xiàn)PGA和DSP是兩種不同的處理系統(tǒng)，F(xiàn)PGA內(nèi)部全是硬連線實現(xiàn)，通 過功能模塊復制，實現(xiàn)大規(guī)模數(shù)據(jù)量的并行處理很有優(yōu)勢；而DSP是指令集系統(tǒng)， 一般實現(xiàn) 串行算法，速度上比FPGA慢。這一并行機制使得FPGA特別適用于完成像濾波這樣的重復性 DSP任務(wù)。因此，對于高度并行執(zhí)行DSP任務(wù)來說FPGA性能遠超通用DSP處理器的串行執(zhí) 行架構(gòu)。例如，傳統(tǒng)DSP處理器每個時鐘周期最多可完成8個MAC操作。要執(zhí)行一個256抽 頭的濾波器，傳統(tǒng)DSP處理器需要在lGHz時鐘下執(zhí)行32個時鐘周期，才能達到31. 25MSPS 的采樣處理性能。與此相對比，在此采用的有512個并行的FPGA在500MHz時鐘下可達到 500MSPS的性能。因此在時慢一倍的情況下，F(xiàn)PGA提供的性能高了一個量級還多。 3、預加重濾波，F(xiàn)PGA中通過設(shè)計一個線性相位FIR濾波器來實現(xiàn)預加重，濾波器 頻域響應(yīng)在各頻率點上預加重曲線的幅度值與標準值相差最大值不超過士0.5dB。而DSP 實現(xiàn)是先將信號變到頻域與預加重窗函數(shù)相乘再變回時域，運算量比較大，而且會引入一 定得誤差，相位響應(yīng)也不是線性的。 4、立體聲合成部分所有運算都是在1. 6MHz采樣率的基礎(chǔ)上進行的，相比于DSP實 現(xiàn)時196kHz采樣率，可以獲得更高的精度，從而產(chǎn)生的信號質(zhì)量更好。 5、音頻信號位寬始終保持24bit，保證了精確性。 綜上所述，本實用新型基于FPGA的調(diào)頻數(shù)字激勵器具有上述諸多優(yōu)點及實用價 值，其不論在產(chǎn)品的結(jié)構(gòu)或功能上皆有較大改進，在技術(shù)上有顯著的進步，并產(chǎn)生了好用及 實用的效果，且較現(xiàn)有的調(diào)頻數(shù)字激勵器具有增進的突出多項功效，從而更加適于實用，并 具有產(chǎn)業(yè)的廣泛利用價值，誠為一新穎、進步、實用的新設(shè)計。 上述說明僅是本實用新型技術(shù)方案的概述，為能夠更清楚了解本實用新型的技術(shù) 手段，而可依照說明書的內(nèi)容予以實施，并且為讓本實用新型的上述和其他目的、特征和優(yōu) 點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。

圖1是現(xiàn)有采用模擬信號處理及調(diào)頻調(diào)制技術(shù)的廣播調(diào)頻激勵器的電路圖。 圖2是現(xiàn)有采用高速數(shù)字處理器(DSP)的數(shù)字調(diào)頻廣播發(fā)射機的電路原理圖。 圖3是本實用新型基于FPGA的調(diào)頻數(shù)字激勵器的電路圖。 圖4是本實用新型調(diào)頻數(shù)字激勵器中的現(xiàn)場可編程門陣列FPGA內(nèi)設(shè)電路圖。 圖5是本實用新型調(diào)頻數(shù)字激勵器中的現(xiàn)場可編程門陣列FPGA內(nèi)音頻延時模塊
電路結(jié)構(gòu)圖。 圖6是本實用新型調(diào)頻數(shù)字激勵器中的現(xiàn)場可編程門陣列FPGA內(nèi)立體聲合成模 塊電路結(jié)構(gòu)圖。
具體實施方式
為更進一步闡述本實用新型為達成預定實用新型目的所采取的技術(shù)手段及功效，
以下結(jié)合附圖及較佳實施例，對依據(jù)本實用新型提出的基于FPGA的調(diào)頻數(shù)字激勵器其具 體實施方式、結(jié)構(gòu)、特征及其功效，詳細說明如后。 請參閱圖3所示，本實用新型較佳實施例的基于FPGA的調(diào)頻數(shù)字激勵器其主要包 括數(shù)字預處理單元、數(shù)字信號處理單元、調(diào)制單元和控制單元，其中所述數(shù)字信號處理單 元是由FPGA和連接FPGA的存儲器PROM構(gòu)成，所述FPGA通過內(nèi)設(shè)的功能模塊將數(shù)字預處 理單元送來的經(jīng)格式調(diào)整和速率轉(zhuǎn)換后的數(shù)字音頻信號進行幅度控制、低通濾波、音頻延 時、音頻預加重、內(nèi)插濾波、立體聲調(diào)制和調(diào)制調(diào)整，送所述調(diào)制單元生成調(diào)頻廣播的射頻 信號，所述FPGA連接所述控制單元，所述存儲器PROM中固化有形成FPGA中的功能模塊的 程序。 所述數(shù)字預處理單元包括音頻ADC立體聲信號采樣器、話筒信號采樣器、數(shù)字音 頻接口轉(zhuǎn)換器；其中 所述音頻ADC立體聲信號采樣器主要是由音頻模數(shù)轉(zhuǎn)換芯片構(gòu)成，對輸入的左右 聲道音頻信號進行采樣將模擬信號轉(zhuǎn)換成50kHz數(shù)字信號，具體是采用了 24bit音頻ADC 芯片PCM4202。該芯片采用E A調(diào)制技術(shù)，使用256倍過采樣和噪聲成形技術(shù)，減少了音頻 帶內(nèi)(20Hz 20kHz)的噪聲，從而提高了芯片的信噪比。其過采樣的時鐘采用系統(tǒng)的統(tǒng)一 時鐘，頻率為12. 8MHz。同時，這塊芯片內(nèi)集成了數(shù)字抽取濾波器功能，具有相當高的濾波性 能和低的延遲；并且，這一塊芯片可以對左、右聲道的信號同時進行采樣，并且通過左對齊、 右對齊和12S格式將音頻數(shù)據(jù)傳出，本實用新型采用了左對齊的方式。 所述話筒信號采樣器主要是由模數(shù)轉(zhuǎn)換芯片構(gòu)成，對話筒信號采樣并將模擬信號 轉(zhuǎn)換成50kHz數(shù)字信號；這部分電路主要是對附加信道語聲廣播信號，即話筒信號進行調(diào) 理和低通采樣。通過調(diào)理，充分利用16位ADC的有效位數(shù)，同時還起到了一定的保護作用。 具體是采用16-Bit ADC芯片AD7686，支持最高采樣率為500kSPS。這塊芯片可以支持0 5V的偽差分模擬信號輸入，同時可支持1. 8V 5. 0V的數(shù)字輸出接口 ；其體積很小，控制簡 單，使用串行的方式傳輸采樣數(shù)據(jù)。 所述數(shù)字音頻接口轉(zhuǎn)換器主要是由數(shù)字音頻轉(zhuǎn)換芯片構(gòu)成，接收AES3或S/PDIF 格式的數(shù)字音頻碼流，進行數(shù)字音頻的格式調(diào)整和采樣速率的轉(zhuǎn)換后，送FPGA。數(shù)字音頻信 號通過AES3、 S/PDIF格式輸入，同時由于外部數(shù)字音頻信號的采樣速率可能不同于本系統(tǒng) 的音頻采樣頻率，所以要進行數(shù)字音頻的格式調(diào)整和采樣速率的轉(zhuǎn)換。這里采用了 24比特 數(shù)字音頻采樣率轉(zhuǎn)換芯片CS8420，它可以實現(xiàn)AES3、S/PDIF音頻數(shù)據(jù)格式和串行音頻數(shù)據(jù) 格式之間的相互轉(zhuǎn)換，并可以提取輸入音頻信號的采樣頻率，同時通過SRC(Sampling Rate Converter)模塊，實現(xiàn)采樣速率轉(zhuǎn)化。另外，它還以通過配置寄存器實現(xiàn)AES3、 S/PDIF拆 幀和組幀處理。這款芯片業(yè)的串行音頻數(shù)據(jù)格式有左對齊、右對齊和"S格式，這里采用了 左對齊的方式。 所述控制單元是高速微處理器，整個系統(tǒng)通過按鍵和液晶顯示模塊來實現(xiàn)人機交 互液晶顯示模塊完成操作界面的顯示。用戶可以通過按鍵或者從遠程主機通過串行接口修 改系統(tǒng)工作參數(shù)，系統(tǒng)將用戶設(shè)置的工作參數(shù)保存起來，并保證掉電不丟失。同時，系統(tǒng)還
8將工作參數(shù)傳遞給數(shù)字信號處理單元，使其按照設(shè)置的參數(shù)進行工作，系統(tǒng)實時檢測數(shù)字 調(diào)頻激勵器中功率放大器的工作狀態(tài)，并通過調(diào)整控制電壓的大小對其進行控制。另外，系 統(tǒng)能夠通過實時時鐘讀取和設(shè)置當前工作時間。 如圖4所示，所述現(xiàn)場可編程門陣列FPGA中內(nèi)設(shè)的功能模塊包括信號類型選擇 器、音頻延時模塊、時分復用模塊、預加重濾波器模塊、內(nèi)插濾波器模塊、立體聲合成模塊、 DDS及PLL控制接口與單片機控制接口 ，其中 所述信號類型選擇器作為音頻輸入端口連接所述音頻ADC立體聲信號采樣器、話 筒信號采樣器、數(shù)字音頻接口轉(zhuǎn)換器，將左右兩聲道速率為50kHz的數(shù)據(jù)進行選擇送音頻 延時模塊，且每來一個新數(shù)據(jù)都相應(yīng)給出一個時鐘周期的預備脈沖信號(ready信號)作為 指示，且左右兩路信號新數(shù)據(jù)出現(xiàn)時刻相差128個時鐘周期；外部音頻輸入主要分為兩類 模擬音頻和數(shù)字音頻。對于模擬音頻，利用PCM4202芯片對左右聲道信號分別進行50kHz 采樣，得到數(shù)字信號進入FPGA中處理；對于數(shù)字音頻，利用CS8420芯片進行采樣率變換，同 樣得到50kHz左右兩路采樣信號進入FPGA中。 所述音頻延時模塊將信號類型選擇器送來的左右聲道信號及預備脈沖信號 (ready信號)進行延時，音頻延時范圍是從0_999 y s，步進為1 y s ;并將延時的音頻信號 送時分復用模塊； 所述時分復用模塊連接所述音頻延時模塊，將延時的左右聲道信號及預備脈沖信
號相互交織在不同的時間段內(nèi)，沿著同一個信道傳送給預加重濾波器模塊； 所述預加重濾波器模塊對傳來的信號中的高頻部分進行預加重濾波送內(nèi)插模
塊； 所述內(nèi)插模塊連接所述預加重濾波器模塊，將經(jīng)過預加重的信號進行內(nèi)插提高調(diào)
制后基帶信號的采樣頻率，所述內(nèi)插模塊的輸出連接所述立體聲合成模塊； 所述立體聲合成模塊將濾波后的左右聲道調(diào)制為所需的立體聲復合信號通過所
述DDS及PLL控制接口送調(diào)制單元； 所述DDS及PLL控制接口將立體聲合成部分得到的基帶信號與中心頻率數(shù)值進 行合成運算得到直接數(shù)字頻率合成器DDS所需的控制字，送調(diào)制單元直接數(shù)字頻率合成器
DDS ; 所述信號類型選擇器、音頻延時模塊、預加重濾波器模塊、立體聲合成模塊通過所 述單片機控制接口連接所述控制單元的單片機，F(xiàn)PGA接收單片機的控制命令，根據(jù)命令可 以對輸入信號類型、音頻延時數(shù)、預加重濾波參數(shù)及調(diào)制方式進行實時控制；同時，F(xiàn)PGA將 當前相關(guān)的信息返回給單片機進行顯示。 如圖5所示，所述延時模塊包括主延時模塊和副延時模塊，所述主延時模塊通過 外設(shè)存儲器SRAM來實現(xiàn)步進為20 ii s的延時，即延時量為0/20/40/60. . . y s ;所述副延時 模塊在FPGA內(nèi)部實現(xiàn)步進為1 P s延時，且延時范圍從0 s至19 s，實現(xiàn)音頻延時范圍從 0-999 y s，因為0-999 y s范圍內(nèi)任意延時數(shù)T總能表示為T = 20*kl+k2，其中0《kl《49， 0《k2《19，故只要適當調(diào)節(jié)兩個模塊的主延時和副延時參數(shù)就可以實現(xiàn)所需的精確延時 數(shù)。 所述預加重濾波器為64階的FIR濾波器，通過時域?qū)σ纛l信號進行巻積實現(xiàn) 預加重；所述預加重濾波器的預加重時間常數(shù)為Oil s、25ii s和50ii s三種，其幅頻特性是在各頻率點，預加重曲線的幅度值與標準值相差不超過±ldB ;相位特性是線性相 位；設(shè)在音頻頻率為零時的輸出電壓為V"音頻高頻端頻率為Q/2JI時的輸出電壓、，則 所述內(nèi)插模塊是508階的FIR濾波器，其內(nèi)插因子為32，內(nèi)插之后頻率為1. 6MHz，
通帶頻率為15kHz，阻帶頻率為25kHz，通帶波紋為0. ldB，阻帶衰減為75dB。 如圖7所示，所述立體聲合成模塊主要將左右聲道調(diào)制為所需的立體聲復合信
號。輸入為濾波之后的信號及相關(guān)控制信號，輸出為調(diào)制合成后的數(shù)據(jù)，其具體電路包括
幅度調(diào)整模塊、導頻及載波產(chǎn)生模塊、立體聲調(diào)制模塊及選擇合成模塊；其中 所述幅度調(diào)整模塊將內(nèi)插濾波器出來的左右聲道信號依據(jù)單片機幅度調(diào)整參數(shù)
進行幅度調(diào)整，以符合調(diào)制度的需要，并將幅度調(diào)整后的左右聲道信號送所述立體聲調(diào)制
模塊，同時還將左聲道信號送選擇合成模塊；所述對輸入的音頻信號(L、R)進行幅度調(diào)整，
包括輸入阻抗選擇(平衡或不平衡方式)，以及可控音頻衰減器的衰減量設(shè)置?？煽匾纛l衰
減器使得一定電平范圍內(nèi)音頻信號，均可設(shè)置為標稱值(參考電平)。標稱電平輸入時，輸
出基帶信號對載波的調(diào)制頻偏為75kHz。 所述導頻及載波產(chǎn)生模塊依據(jù)單片機傳來的相位控制參數(shù)產(chǎn)生19kHz導頻信號 和38kHz副載波信號，具體是通過相位控制字產(chǎn)生副載波(38kHz)，對38kHz進行1/2分頻 產(chǎn)生19kHz，把它作為導頻信號。且它們是同相位的，并將所產(chǎn)生的19kHz導頻信號和38kHz 副載波信號送所述立體聲調(diào)制模塊； 在導頻及載波產(chǎn)生模塊當中，使用了類似DDS信號產(chǎn)生的算法，設(shè)時鐘頻率為
fclk，相位控制字為Wp，位寬Np，頻率控制字為Wf ，位寬Nf ，正弦查詢表深度為2~Np，則在相位
控制字不變的情況下，每過一個時鐘周期，輸出正弦信號相位改變?yōu)?br> 『/2"/-wp 『— 2;r 72沖~~ = 2"^^(^ 0 從而輸出正弦信號頻率為
/ =玍,-_,/'義汰人"'2;r人汰 2AA^ 這里，fclk = 12. 8MHz， Nf = 24， f。ut = 19kHz及38kHz，代入上式可以算得頻率控 制字Wf分別為24904 (19kHz)及49808 (38kHz)。此外，設(shè)相位延遲為pdelay (rad)，則相位控 制字Wp計算公式如下『p=,.2 所述立體聲調(diào)制模塊依據(jù)單片機的導頻幅度調(diào)整參數(shù)將所述幅度調(diào)整后的左右 聲道信號進行處理，并與19kHz導頻混合產(chǎn)生所需的立體聲復合信號(Stereo—data)，其中 包括左右路信號和、抑制副載波(38kHz)調(diào)幅后的左右路信號差、以及導頻音，送選擇合成 模塊； Stereo_data = (L adj_L_R adj_R) Carrier_38k+(L adj_L+R adj_ R)+Pilot_19k adj_P 式中，L為左路信號，R為右路信號，adj_L為左路衰減量(幅度調(diào)整)，adj_R為右路音頻衰減量(幅度調(diào)整)，Carrier_38k為38k副載波，Pilot_19k為導頻信號，adj_P為 導頻幅度調(diào)整參數(shù)。 所述選擇合成模塊通過調(diào)制相關(guān)參數(shù)設(shè)置選擇單聲模式或者立體聲模式，然后與 話筒信號采樣進行合成。具體是將所述立體聲調(diào)制模塊送來的立體聲復合信號、所述幅度 調(diào)整模塊送來的左聲道信號與所述數(shù)字預處理單元中的話筒信號采樣器送來的話筒信號 進行選擇合成生成單聲道+話筒合成基帶信號或立體聲+話筒合成基帶信號送直接數(shù)字頻 率合成器DDS。 所述調(diào)制單元包括DDS時鐘生成模塊、直接數(shù)字頻率合成器DDS、濾波和放大、功 放及功率控制；所述DDS時鐘生成模塊是鎖相環(huán)，所述鎖相環(huán)產(chǎn)生頻率為1GHz的正弦信號， 送直接數(shù)字頻率合成器DDS作為工作時鐘，從而實現(xiàn)頻率同步；所述直接數(shù)字頻率合成器 DDS將數(shù)字信號處理單元中FPGA送來的基帶信號調(diào)制成載波頻率87 108MHz的廣播頻道 的模擬信號，并輸出至所述濾波和放大電路；所述濾波和放大電路濾除模擬信號中的諧波 成分以及雜散成分并將其放大送功放。 以上所述，僅是本實用新型的較佳實施例而已，并非對本實用新型作任何形式上 的限制，雖然本實用新型已以較佳實施例揭露如上，然而并非用以限定本實用新型，任何熟 悉本專業(yè)的技術(shù)人員，在不脫離本實用新型技術(shù)方案范圍內(nèi)，當可利用上述揭示的技術(shù)內(nèi) 容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本實用新型技術(shù)方案的內(nèi) 容，依據(jù)本實用新型的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍 屬于本實用新型技術(shù)方案的范圍內(nèi)。
權(quán)利要求一種基于FPGA的調(diào)頻數(shù)字激勵器，包括數(shù)字預處理單元、數(shù)字信號處理單元、調(diào)制單元和控制單元，其特征在于所述數(shù)字信號處理單元是由FPGA和連接FPGA的存儲器PROM構(gòu)成，所述FPGA通過內(nèi)設(shè)的功能模塊將數(shù)字預處理單元送來的經(jīng)格式調(diào)整和速率轉(zhuǎn)換后的數(shù)字音頻信號進行幅度控制、低通濾波、音頻延時、音頻預加重、內(nèi)插濾波、立體聲調(diào)制和調(diào)制調(diào)整，送所述調(diào)制單元生成調(diào)頻廣播的射頻信號，所述FPGA連接所述控制單元，所述存儲器PROM中固化有形成FPGA中的功能模塊的程序。
2. 根據(jù)權(quán)利要求1所述的基于FPGA的調(diào)頻數(shù)字激勵器，其特征在于所述數(shù)字預處理單元包括音頻ADC立體聲信號采樣器、話筒信號采樣器、數(shù)字音頻接口轉(zhuǎn)換器，所述音頻ADC立體聲信號采樣器主要是由音頻模數(shù)轉(zhuǎn)換芯片構(gòu)成，對輸入的左右聲道音頻信號進行采樣將模擬信號轉(zhuǎn)換成50kHz數(shù)字信號；話筒信號采樣器主要是由模數(shù)轉(zhuǎn)換芯片構(gòu)成，對話筒信號采樣并將模擬信號轉(zhuǎn)換成數(shù)字信號；所述數(shù)字音頻接口轉(zhuǎn)換器主要是由數(shù)字音頻轉(zhuǎn)換芯片構(gòu)成，接收AES3或S/PDIF格式的數(shù)字音頻碼流，進行數(shù)字音頻的格式調(diào)整和采樣速率的轉(zhuǎn)換后，送FPGA。
3. 根據(jù)權(quán)利要求1所述的基于FPGA的調(diào)頻數(shù)字激勵器，其特征在于所述控制單元是高速微處理器，整個系統(tǒng)通過按鍵和液晶顯示模塊來實現(xiàn)人機交互。
4. 根據(jù)權(quán)利要求1所述的基于FPGA的調(diào)頻數(shù)字激勵器，其特征在于所述現(xiàn)場可編程門陣列FPGA中內(nèi)設(shè)的功能模塊包括信號類型選擇器、音頻延時模塊、時分復用模塊、預加重濾波器模塊、內(nèi)插濾波器模塊、立體聲合成模塊、DDS及PLL控制接口與單片機控制接口 ，其中所述信號類型選擇器作為音頻輸入端口連接所述音頻ADC立體聲信號采樣器、話筒信號采樣器、數(shù)字音頻接口轉(zhuǎn)換器，將左右兩聲道的數(shù)據(jù)進行選擇送音頻延時模塊，且每來一個新數(shù)據(jù)都相應(yīng)給出一個時鐘周期的預備脈沖信號作為指示；所述音頻延時模塊將信號類型選擇器送來的左右聲道信號及預備脈沖信號進行延時，音頻延時范圍是從0-999 i！ s，步進為li! s ;并將延時的音頻信號送時分復用模塊；所述時分復用模塊連接所述音頻延時模塊，將延時的左右聲道信號及預備脈沖信號相互交織在不同的時間段內(nèi)，沿著同一個信道傳送給預加重濾波器模塊；所述預加重濾波器模塊對傳來的信號中的高頻部分進行預加重濾波送內(nèi)插模塊；所述內(nèi)插模塊連接所述預加重濾波器模塊，將經(jīng)過預加重的信號進行內(nèi)插提高調(diào)制后基帶信號的采樣頻率，所述內(nèi)插模塊的輸出連接所述立體聲合成模塊；所述立體聲合成模塊將濾波后的左右聲道調(diào)制為所需的立體聲復合信號通過所述DDS及PLL控制接口送調(diào)制單元；所述DDS及PLL控制接口將立體聲合成部分得到的基帶信號與中心頻率數(shù)值進行合成運算得到DDS芯片所需的控制字，送調(diào)制單元的直接數(shù)字頻率合成器DDS ;所述信號類型選擇器、音頻延時模塊、預加重濾波器模塊、立體聲合成模塊通過所述單片機控制接口連接所述控制單元的單片機，F(xiàn)PGA接收單片機的控制命令，根據(jù)命令可以對輸入信號類型、音頻延時數(shù)、預加重濾波參數(shù)及調(diào)制方式進行實時控制；同時，F(xiàn)PGA將當前相關(guān)的信息返回給單片機進行顯示。
5. 根據(jù)權(quán)利要求4所述的基于FPGA的調(diào)頻數(shù)字激勵器，其特征在于所述延時模塊包括主延時模塊和副延時模塊，所述主延時模塊通過外設(shè)存儲器SRAM來實現(xiàn)步進為20 i！ s的延時，即延時量為0/20/40/60. . . ii s ;所述副延時模塊在FPGA內(nèi)部實現(xiàn)步進為1 P s延時，且延時范圍從0ii s至19 ii s，實現(xiàn)音頻延時范圍從0-999 ii s，步進為lii s。
6. 根據(jù)權(quán)利要求4所述的基于FPGA的調(diào)頻數(shù)字激勵器，其特征在于所述預加重濾波器為64階的FIR濾波器，通過時域?qū)σ纛l信號進行巻積實現(xiàn)預加重；所述預加重濾波器的預加重時間常數(shù)為0ii s、25ii s和50ii s三種，其幅頻特性是在各頻率點，預加重曲線的幅度值與標準值相差不超過士ldB ;相位特性是線性相位；設(shè)在音頻頻率為零時的輸出電壓為Vp音頻高頻端頻率為Q/2ji時的輸出電壓、，則^/F, = VTT7^"。
7. 根據(jù)權(quán)利要求4所述的基于FPGA的調(diào)頻數(shù)字激勵器，其特征在于所述內(nèi)插模塊是508階的FIR濾波器，其內(nèi)插因子為32，內(nèi)插之后頻率為1.6MHz，通帶頻率為15kHz，阻帶頻率為25kHz，通帶波紋為0. ldB，阻帶衰減為75dB。
8. 根據(jù)權(quán)利要求4所述的基于FPGA的調(diào)頻數(shù)字激勵器，其特征在于所述立體聲合成模塊中包括幅度調(diào)整模塊、導頻及載波產(chǎn)生模塊、立體聲調(diào)制模塊及選擇合成模塊，所述幅度調(diào)整模塊將內(nèi)插濾波器出來的左右聲道信號依據(jù)單片機幅度調(diào)整參數(shù)進行幅度調(diào)整，以符合調(diào)制度的需要，并將幅度調(diào)整后的左右聲道信號送所述立體聲調(diào)制模塊，同時還將左聲道信號送選擇合成模塊；所述導頻及載波產(chǎn)生模塊依據(jù)單片機傳來的相位控制參數(shù)產(chǎn)生19kHz導頻信號和38kHz副載波信號，且它們是同相位的，并將所產(chǎn)生的19kHz導頻信號和38kHz副載波信號送所述立體聲調(diào)制模塊；所述立體聲調(diào)制模塊依據(jù)單片機的導頻幅度調(diào)整參數(shù)將所述幅度調(diào)整后的左右聲道信號進行處理，并與19kHz導頻混合產(chǎn)生所需的立體聲復合信號送選擇合成模塊；所述選擇合成模塊將所述立體聲調(diào)制模塊送來的立體聲復合信號、所述幅度調(diào)整模塊送來的左聲道信號與所述數(shù)字預處理單元中的話筒信號采樣器送來的話筒信號進行選擇合成生成單聲道+話筒合成基帶信號或立體聲+話筒合成基帶信號送直接數(shù)字頻率合成器DDS。
9. 根據(jù)權(quán)利要求1所述的基于FPGA的調(diào)頻數(shù)字激勵器，其特征在于所述調(diào)制單元包括DDS時鐘生成模塊、直接數(shù)字頻率合成器DDS、濾波和放大、功放及功率控制；所述DDS時鐘生成模塊是鎖相環(huán)，所述鎖相環(huán)產(chǎn)生頻率為lGHz的正弦信號，送直接數(shù)字頻率合成器DDS作為工作時鐘，從而實現(xiàn)頻率同步；所述直接數(shù)字頻率合成器DDS將數(shù)字信號處理單元中FPGA送來的基帶信號調(diào)制成載波頻率87 108MHz的廣播頻道的模擬信號，并輸出至所述濾波和放大電路；所述濾波和放大電路濾除模擬信號中的諧波成分以及雜散成分并將其放大送功放。
專利摘要本實用新型涉及一種調(diào)頻廣播發(fā)射設(shè)備，特別是一種用于調(diào)頻廣播發(fā)射系統(tǒng)的基于FPGA的調(diào)頻數(shù)字激勵器，包括數(shù)字預處理單元、數(shù)字信號處理單元、調(diào)制單元和控制單元，其中數(shù)字信號處理單元是由FPGA和連接FPGA的存儲器PROM構(gòu)成，F(xiàn)PGA通過內(nèi)設(shè)的功能模塊將數(shù)字預處理單元送來的經(jīng)格式調(diào)整和速率轉(zhuǎn)換后的數(shù)字音頻信號進行幅度控制、低通濾波、音頻延時、音頻預加重、內(nèi)插濾波、立體聲調(diào)制和調(diào)制調(diào)整，送調(diào)制單元生成調(diào)頻廣播的射頻信號，所述FPGA連接控制單元，存儲器PROM中固化有形成FPGA中的功能模塊的程序。FPGA具有配置靈活、工作效率高、編程簡單等優(yōu)點，將其作為設(shè)計的主選芯片具有很強的性價比優(yōu)勢。
文檔編號H03H17/02GK201499172SQ200920107189
公開日2010年6月2日 申請日期2009年4月15日 優(yōu)先權(quán)日2009年4月15日
發(fā)明者范繼偉, 賈寶剛 申請人:北京北廣科技股份有限公司