專利名稱：基于雙對角準(zhǔn)循環(huán)移位ldpc碼校驗矩陣的編碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于通信領(lǐng)域，涉及編碼技術(shù)，具體地說是一種可實現(xiàn)快速編碼的FPGA編 碼器結(jié)構(gòu)。
背景技術(shù)：
在現(xiàn)代數(shù)字通信系統(tǒng)中，為保證各種數(shù)據(jù)能夠可靠、有效地傳輸，往往要利用糾錯 編碼技術(shù)。近年來，隨著無線數(shù)字通信的發(fā)展及各種高速率數(shù)據(jù)業(yè)務(wù)的出現(xiàn)，研究并利 用糾錯編碼技術(shù)就顯得越來越重要。
理論研究表明低密度校驗碼LDPC長碼的性能超過Turbo碼，已接近香農(nóng)限，同時 具有線性譯碼復(fù)雜度，適用于高速數(shù)據(jù)傳輸。LDPC碼從理論研究逐漸步入實際應(yīng)用的發(fā) 展過程中，LDPC碼的編碼復(fù)雜度及其造成的編碼時延，成為制約LDPC碼在高速數(shù)據(jù)業(yè) 務(wù)中應(yīng)用的一個關(guān)鍵因素。
在現(xiàn)有LDPC碼的編碼器設(shè)計過程中，如果直接采用信息比特與生成矩陣相乘的方 法，則編碼復(fù)雜度為o("2)，這種復(fù)雜度在中長碼時，會造成很大的編碼時延。目前通常 有兩種解決方法， 一種是采用具有下三角結(jié)構(gòu)的稀疏校驗矩陣直接編碼，其復(fù)雜度為 另一種是采用具有準(zhǔn)循環(huán)特性的LDPC碼，即其校驗矩陣由O陣和單位陣的循環(huán) 移位矩陣構(gòu)成，該類LDPC碼的生成矩陣和校驗矩陣的代數(shù)結(jié)構(gòu)特性有利于采用大規(guī)模 集成電路實現(xiàn)編譯碼器，從而提高編碼效率。
IEEE.802.16e標(biāo)準(zhǔn)中的LDPC碼就選用了具有準(zhǔn)循環(huán)特性的結(jié)構(gòu)，且給出了三種編 碼方法串行編碼、并行編碼和小矩陣相乘編碼。其中，基于串行編碼方案設(shè)計的編碼 器結(jié)構(gòu)比較簡單，但是編碼效率比較低，很難應(yīng)用于高速數(shù)據(jù)傳輸系統(tǒng)；基于全并行編 碼方案設(shè)計的編碼器可有效提高編碼速度，但是硬件復(fù)雜度高，占用存儲空間大，實現(xiàn) 比較困難；基于小矩陣相乘編碼方案設(shè)計的編碼器，可有效提高編碼速度，在分解的矩 陣塊比較小時，實現(xiàn)復(fù)雜度比較低，但其編碼復(fù)雜度仍隨矩陣階數(shù)的增加呈指數(shù)增長， 且對分塊大小和碼長都有一定的限制。
綜上，已有編碼器均存在復(fù)雜度高，編碼效率低，編碼時延大的不足。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于雙對角準(zhǔn)循環(huán)移位LDPC碼校驗矩陣的編碼器，以解 決上述編碼器復(fù)雜度高，編碼效率低，編碼時延大的問題，實現(xiàn)快速編碼。為實現(xiàn)上述目的，本發(fā)明提供了兩種編碼器的技術(shù)方案-
技術(shù)，案l，本發(fā)明的編碼器包括Z分頻器和輸出寄存器，其特征在于Z分頻器與 輸出寄存器之間連接有兩路數(shù)據(jù)存儲與預(yù)編碼器、校驗位生成器和二選一選擇器，該數(shù) 據(jù)存儲與預(yù)編碼器用于產(chǎn)生預(yù)編碼比特，并輸出信息位比特，該校驗位生成器用于產(chǎn)生 LDPC碼的校驗比特，該二選一選擇器用于對信息比特和校驗位比特進(jìn)行選擇輸出。
上述編碼器，其中z分頻器的輸出端口分別與第一數(shù)據(jù)存儲與預(yù)編碼器、第二數(shù)據(jù) 存儲與預(yù)編碼器和第一校驗位生成器、第二校驗位生成器的狀態(tài)選擇輸入端口相連，所 述的兩個數(shù)據(jù)存儲與預(yù)編碼器和兩個校驗位生成器的輸出端分別通過兩個二選一選擇器 與輸出寄存器相連。
上述編碼器，其中z分頻器輸出四路時鐘分頻信號，第一路時鐘分頻信號直接輸入 到第一數(shù)據(jù)存儲與預(yù)編碼器的狀態(tài)選擇端口 ，第二路時鐘分頻信號通過反相器輸入到第 二數(shù)據(jù)存儲與預(yù)編碼器的狀態(tài)選擇端口 ，第三路時鐘分頻信號通過反相器和第一 D觸發(fā) 器輸入到第一校驗位生成器的狀態(tài)選擇端口，第四路時鐘分頻信號分別通過第二D觸發(fā) 器和第三D觸發(fā)器輸入到第二校驗位生成器的狀態(tài)選擇端口和兩個二選一選擇器。
上述編碼器，其中第一數(shù)據(jù)存儲與預(yù)編碼器和第二數(shù)據(jù)存儲與預(yù)編碼器的數(shù)據(jù)輸入 端口均與信源相連，接收信源輸出的數(shù)據(jù)；第一數(shù)據(jù)存儲與預(yù)編碼器和第二數(shù)據(jù)存儲與 預(yù)編碼器的信息位輸出端口通過第一個二選一選擇器與輸出寄存器的信息位輸入端口相 連；第一數(shù)據(jù)存儲與預(yù)編碼器和第二數(shù)據(jù)存儲與預(yù)編碼器的預(yù)編碼輸出端口分別通過第 一校驗位生成器和第二校驗位生成器以及第二個二選一選擇器與輸出寄存器的校驗位輸 入端口相連。
上述編碼器，其中第一數(shù)據(jù)存儲與預(yù)編碼器和第二數(shù)據(jù)存儲與預(yù)編碼器的預(yù)編碼輸 出端口分別與第一校驗位生成器和第二校驗位生成器的數(shù)據(jù)輸入端口相連，第一校驗位 生成器和第二校驗位生成器的校驗位輸出端口通過第二個二選一選擇器與輸出寄存器的 校驗位輸入端口相連。
技術(shù)方案2，本發(fā)明的編碼器包括Z分頻器和輸出寄存器，其中Z分頻器與輸出 寄存器之間連接有一個數(shù)據(jù)存儲與預(yù)編碼器和一個校驗位生成器，該數(shù)據(jù)存儲與預(yù)編碼 器用于產(chǎn)生預(yù)編碼比特，并輸出信息位比特，該校驗位生成器用于產(chǎn)生LDPC碼的校驗 比特。
上述編碼器，其中z分頻器的輸出端口輸出兩路時鐘分頻信號， 一路時鐘分頻信號 輸出到數(shù)據(jù)存儲與預(yù)編碼器的狀態(tài)選擇輸入端口，另一路時鐘分頻信號通過反相器和D 觸發(fā)器輸出到校驗位生成器的狀態(tài)選擇輸入端口。
5上述編碼器，其中數(shù)據(jù)存儲與預(yù)編碼器輸出兩路比特信號， 一路比特信號直接輸出 給輸出寄存器的信息位輸入端，另一路比特信號輸入到校驗位生成器的數(shù)據(jù)輸入端，通 過校驗位生成器輸出到輸出寄存器的校驗位輸入端。
所述技術(shù)方案1中的編碼器工作原理為
所述的兩個數(shù)據(jù)存儲與預(yù)編碼器和兩個校驗位生成器均設(shè)有存儲和運算兩個工作狀 態(tài)，通過Z分頻器的狀態(tài)選擇輸出信號來控制每個數(shù)據(jù)存儲與預(yù)編碼器和每個校驗位生 成器的工作狀態(tài)。在狀態(tài)選擇信號的控制下，兩個數(shù)據(jù)存儲與預(yù)編碼器工作在不同狀態(tài)， 即一個工作在存儲狀態(tài)時，另一個工作在運算狀態(tài)，交替產(chǎn)生預(yù)編碼比特和輸出信息位。 該信息位通過第一個二選一選擇器輸入到輸出寄存器。在狀態(tài)選擇信號的控制下，兩個 校驗位生成器工作在不同狀態(tài)，即一個工作在存儲狀態(tài)時，另一個工作在運算狀態(tài)，兩 個校驗位生成器交替產(chǎn)生校驗位，該校驗位通過第二個二選一選擇器輸入到輸出寄存器。 由輸出寄存器將輸入的信息位和校驗位組合成編碼比特進(jìn)行輸出。
所述技術(shù)方案2中的編碼器工作原理為
所述的數(shù)據(jù)存儲與預(yù)編碼器和校驗位生成器均設(shè)有存儲和運算兩個工作狀態(tài)，通過Z 分頻器的狀態(tài)選擇輸出信號來控制數(shù)據(jù)存儲與預(yù)編碼器和校驗位生成器的工作狀態(tài)。在 狀態(tài)選擇信號的控制下，數(shù)據(jù)存儲與預(yù)編碼器產(chǎn)生預(yù)編碼比特和輸出信息位，該信息位 直接輸入到輸出寄存器。在狀態(tài)選擇信號的控制下，校驗位生成器產(chǎn)生校驗位，該校驗 位直接輸入到輸出寄存器。由輸出寄存器將輸入的信息位和校驗位組合成編碼比特進(jìn)行 輸出。
本發(fā)明由于將LDPC碼的編碼器分解成數(shù)據(jù)存儲與預(yù)編碼器和校驗位生成器兩個模 塊，分別用于產(chǎn)生預(yù)編碼比特和校驗位比特，降低了編碼時延；同時由于本發(fā)明在數(shù)據(jù) 存儲與預(yù)編碼器和校驗位生成器中采用了雙態(tài)移位寄存器，因而與傳統(tǒng)編碼器采用的桶 形移位寄存器相比，具有更低的編碼復(fù)雜度；此外，由于在校驗位生成器中，雙態(tài)移位 寄存器和模2加法器之間采用了由上至下和由下至上的雙向遞推連接關(guān)系，因而可進(jìn)一 步提高編碼器的吞吐量。


圖1是本發(fā)明的雙路LDPC編碼器原理結(jié)構(gòu)示意圖； 圖2是本發(fā)明的單路LDPC編碼器原理結(jié)構(gòu)示意圖。
具體實施例方式
參照圖1，本發(fā)明的雙路LDPC碼編碼器包括 '
Z分頻器主要完成對輸入的時鐘進(jìn)行z分頻，該模塊有一個時鐘輸入端口和一個狀態(tài)選擇輸出端口，狀態(tài)選擇輸出端口用來輸出經(jīng)過Z分頻后的時鐘。
兩個數(shù)據(jù)存儲與預(yù)編碼器主要用于對數(shù)據(jù)信息的預(yù)編碼處理，即產(chǎn)生預(yù)編碼比特， 并輸出信息位比特。每個數(shù)據(jù)存儲與預(yù)編碼器均有兩個輸入端口和兩個輸出端口，即狀 態(tài)選擇輸入端口、數(shù)據(jù)輸入端口、信息位輸出端口和預(yù)編碼輸出端口。
兩個校驗位生成器主要根據(jù)數(shù)據(jù)存儲與預(yù)編碼器輸出的預(yù)編碼比特，生成LDPC 碼的校驗位。每個校驗位生成器有兩個輸入端口和一個輸出端口，即狀態(tài)選擇輸入端口、 數(shù)據(jù)輸入端口和校驗位輸出端口。
輸出寄存器用于將數(shù)據(jù)存儲與預(yù)編碼器送出的^個信息位與校驗位生成器送出的 W6個校驗位組合在一起，形成^+/^="6個最終的編碼數(shù)據(jù)。該輸出寄存器包括兩個輸 入端口和一個輸出端口，即信息位輸入端口、校驗位輸入端口和編碼輸出端口。
二選一選擇器用于對信息比特和校驗位比特的選擇輸出。
這些部件的連接關(guān)系為
z分頻器1的輸出端口分別與校驗位生成器和數(shù)據(jù)存儲與預(yù)編碼器連接，控制其工作 的時鐘周期，即Z分頻器1輸出端口的第一根引線與第一數(shù)據(jù)存儲與預(yù)編碼器2的狀態(tài) 選擇輸入端口直接相連，第二根引線通過反相器7與第二數(shù)據(jù)存儲與預(yù)編碼器3的狀態(tài) 選擇輸入端口相連，第三根引線通過反相器7和第一 D觸發(fā)器8與第一校驗位生成器4 的狀態(tài)選擇端口相連，第四根引線分別通過第二 D觸發(fā)器9和第三D觸發(fā)器10與第二 校驗位生成器5的狀態(tài)選擇端口和兩個二選一選擇器11與12相連。z分頻器1的輸入端 口與外部時鐘信號相連。
第一數(shù)據(jù)存儲與預(yù)編碼器2和第二數(shù)據(jù)存儲與預(yù)編碼器3的數(shù)據(jù)輸入端口均與信源 相連，接收信源輸出的數(shù)據(jù)；第一數(shù)據(jù)存儲與預(yù)編碼器2的信息位輸出端口通過第一個 二選一選擇器11與輸出寄存器6的信息位輸入端口相連；預(yù)編碼輸出端口與第一校驗位 生成器4的數(shù)據(jù)輸入端口相連；第二數(shù)據(jù)存儲與預(yù)編碼器3的信息位輸出端口通過第一
個二選一選擇器11與輸出寄存器6的信息位輸入端口相連；預(yù)編碼輸出端口與第二校驗
位生成器5的數(shù)據(jù)輸入端口相連。
第一校驗位生成器4和第二校驗位生成器5的校驗位輸出端口通過第二個二選一選 擇器12均與輸出寄存器6的校驗位輸入端口相連，該輸出寄存器的編碼輸出端口將產(chǎn)生 的編碼比特進(jìn)行輸出。
所述的編碼器工作原理為
所述的兩個數(shù)據(jù)存儲與預(yù)編碼器和兩個校驗位生成器均設(shè)有存儲和運算兩個工作狀 態(tài)，通過z分頻器的狀態(tài)選擇輸出信號來控制每個數(shù)據(jù)存儲與預(yù)編碼器和每個校驗位生成器的工作狀態(tài)。在狀態(tài)選擇信號的控制下，兩個數(shù)據(jù)存儲與預(yù)編碼器工作在不同狀態(tài)， 即一個工作在存儲狀態(tài)時，另一個工作在運算狀態(tài)，交替產(chǎn)生預(yù)編碼比特和輸出信息位， 該信息位通過第一個二選一選擇器輸入到輸出寄存器。在狀態(tài)選擇信號的控制下，兩個 校驗位生成器工作在不同狀態(tài)，即一個工作在存儲狀態(tài)時，另一個工作在運算狀態(tài)，兩 個校驗位生成器交替產(chǎn)生校驗位，該校驗位通過第二個二選一選擇器輸入到輸出寄存器。 由輸出寄存器將輸入的信息位和校驗位組合成編碼比特進(jìn)行輸出。 所述的兩個數(shù)據(jù)存儲與預(yù)編碼器的工作原理為
每個數(shù)據(jù)存儲與預(yù)編碼器均設(shè)有存儲和運算兩個工作狀態(tài)，且兩個工作狀態(tài)交替出 現(xiàn)。數(shù)據(jù)存儲與預(yù)編碼器開始工作時，首先處于存儲狀態(tài)，即將要做預(yù)編碼的&bit數(shù)據(jù) 依次移入，并將上一次做預(yù)編碼的&bit原始數(shù)據(jù)移出。經(jīng)過Z個時鐘后，數(shù)據(jù)存儲與預(yù) 編碼器中就存儲了&xzbit數(shù)據(jù)，并將上次的&xzbit數(shù)據(jù)全部移出。所有要進(jìn)行預(yù)編碼 的&xzbit數(shù)據(jù)全部移入后，數(shù)據(jù)存儲與預(yù)編碼器就變?yōu)檫\算狀態(tài)，將存儲的數(shù)據(jù)進(jìn)行逐 比特循環(huán)移位，并進(jìn)行預(yù)編碼。經(jīng)過Z個時鐘，數(shù)據(jù)存儲與預(yù)編碼器回到初始狀態(tài)，同 時產(chǎn)生ZX/^個預(yù)編碼比特。
本發(fā)明編碼器中的兩個數(shù)據(jù)存儲與預(yù)編碼器的狀態(tài)選擇端口的輸入信號反向，使得兩 個數(shù)據(jù)存儲與預(yù)編碼工作在不同的狀態(tài)，即當(dāng)?shù)谝粩?shù)據(jù)存儲與預(yù)編碼器2為存儲狀態(tài)時， 第二數(shù)據(jù)存儲與預(yù)編碼器3為運算狀態(tài)，第一個二選一選擇器11選擇第二數(shù)據(jù)存儲與編
碼器3輸出的信息位，并將該信息位輸出至輸出寄存器6的信息位輸入端；當(dāng)?shù)诙?shù)據(jù)
存儲與預(yù)編碼器3為存儲狀態(tài)，第一數(shù)據(jù)存儲與預(yù)編碼器2為運算狀態(tài)時，第一個二選 一選擇器11選擇第一數(shù)據(jù)存儲與編碼器2輸出的信息位，并將該信息位輸出至輸出寄存 器6的信息位輸入端。
所述的兩個校驗位生成器的工作原理為
每個校驗位生成器均設(shè)有存儲和運算兩個工作狀態(tài)，且兩個工作狀態(tài)交替出現(xiàn)。校
驗位生成器開始工作時，首先處于存儲狀態(tài)，將數(shù)據(jù)存儲與預(yù)編碼器得到的m6 bit預(yù)編 碼數(shù)據(jù)依次移入。經(jīng)過z個時鐘后，校驗位生成器中的雙態(tài)移位寄存器中就存儲了/^xz 個數(shù)據(jù)。所有^xz個預(yù)編碼比特全部移入校驗位生成器中后，校驗位生成器轉(zhuǎn)為運算狀 態(tài)，雙態(tài)移位寄存器處于循環(huán)移位狀態(tài)，并對存儲的預(yù)編碼數(shù)據(jù)進(jìn)行運算產(chǎn)生LDPC碼 的校驗位。經(jīng)過z個時鐘周期，校驗位生成器中的雙態(tài)移位寄存器回到初始狀態(tài)，同時 產(chǎn)生了所有^xz個校驗比特。本發(fā)明設(shè)計的兩個校驗位生成器的狀態(tài)選擇端口的輸入信 號反向，使得兩個校驗位生成器工作在不同的狀態(tài)。即當(dāng)?shù)谝恍ｒ炍簧善?為存儲狀 態(tài)時，第二校驗位生成器5為運算狀態(tài)，第二個二選一選擇器12選擇第二校驗位生成器5輸出的校驗位，并將該校驗位輸出至輸出寄存器6的校驗位輸入端；當(dāng)?shù)诙ｒ炍簧?器5為存儲狀態(tài)，第一校驗位生成器4為運算狀態(tài)時，第二個二選一選擇器12選擇第一 校驗位生成器4輸出的校驗位，并將該校驗位輸出至輸出寄存器6的校驗位輸入端。輸 出寄存器將輸入的^個信息位和w6個校驗位組合在一起，形成^+附a =%個最終的編碼 數(shù)據(jù)，并將該編碼數(shù)據(jù)進(jìn)行輸出。
參照圖2，本發(fā)明的LDPC碼編碼器包括
z分頻器主要完成對輸入的時鐘進(jìn)行z分頻，該模塊有一個時鐘輸入端口和一個狀
態(tài)選擇輸出端口，狀態(tài)選擇輸出端口用來輸出經(jīng)過z分頻后的時鐘。
數(shù)據(jù)存儲與預(yù)編碼器主要用于對數(shù)據(jù)信息的預(yù)編碼處理，即產(chǎn)生預(yù)編碼比特，并 輸出信息位比特。數(shù)據(jù)存儲與預(yù)編碼器有兩個輸入端口和兩個輸出端口，即狀態(tài)選擇輸 入端口、數(shù)據(jù)輸入端口、信息位輸出端口和預(yù)編碼輸出端口。
校驗位生成器主要根據(jù)數(shù)據(jù)存儲與預(yù)編碼器輸出的預(yù)編碼比特，生成LDPC碼的
校驗位。校驗位生成器有兩個輸入端口和一個輸出端口，即狀態(tài)選擇輸入端口、數(shù)據(jù)輸 入端口和校驗位輸出端口。
輸出寄存器用于將數(shù)據(jù)存儲與預(yù)編碼器送出的^個信息位與校驗位生成器送出的 附6個校驗位組合在一起，形成^+/^="4個最終的編碼數(shù)據(jù)。該輸出寄存器包括兩個輸 入端口和一個輸出端口，即信息位輸入端口、校驗位輸入端口和編碼輸出端口。
這些部件的連接關(guān)系為:Z分頻器1的輸出端口分別與校驗位生成器和數(shù)據(jù)存儲與預(yù) 編碼器連接，控制其工作的時鐘周期，即Z分頻器1輸出端口的第一根引線與數(shù)據(jù)存儲 與預(yù)編碼器2的狀態(tài)選擇輸入端口直接相連，第二根引線通過反相器7和第一D觸發(fā)器 8與校驗位生成器4的狀態(tài)選擇端口相連。z分頻器l的輸入端口與外部時鐘信號相連。
數(shù)據(jù)存儲與預(yù)編碼器2的數(shù)據(jù)輸入端口與信源相連，接收信源輸出的數(shù)據(jù)；數(shù)據(jù)存 儲與預(yù)編碼器2的信息位輸出端口與輸出寄存器6的信息位輸入端口相連；預(yù)編碼輸出 端口與校驗位生成器4的數(shù)據(jù)輸入端口相連。校驗位生成器4的校驗位輸出端口與輸出 寄存器6的校驗位輸入端口相連，該輸出寄存器的編碼輸出端口將產(chǎn)生的編碼比特進(jìn)行 輸出。
所述的編碼器工作原理為
所述的數(shù)據(jù)存儲與預(yù)編碼器和校驗位生成器均設(shè)有存儲和運算兩個工作狀態(tài)，通過z
分頻器的狀態(tài)選擇輸出信號來控制數(shù)據(jù)存儲與預(yù)編碼器和校驗位生成器的工作狀態(tài)。在 狀態(tài)選擇信號的控制下，數(shù)據(jù)存儲與預(yù)編碼器產(chǎn)生預(yù)編碼比特和輸出信息位，該信息位 直接輸入到輸出寄存器。在狀態(tài)選擇信號的控制下，校驗位生成器產(chǎn)生校驗位，該校驗位直接輸入到輸出寄存器。由輸出寄存器將輸入的信息位和校驗位組合成編碼比特進(jìn)行 輸出。
所述的數(shù)據(jù)存儲與預(yù)編碼器的工作原理
數(shù)據(jù)存儲與預(yù)編碼器有兩個工作狀態(tài)，即存儲狀態(tài)和運算狀態(tài)，且兩個工作狀態(tài)交 替出現(xiàn)。數(shù)據(jù)存儲與預(yù)編碼器開始工作時，首先處于存儲狀態(tài)，即將要做預(yù)編碼的&bit 數(shù)據(jù)依次移入，并將上一次做預(yù)編碼的&bit原始數(shù)據(jù)移出。經(jīng)過z個時鐘后，數(shù)據(jù)存儲 與預(yù)編碼器中就存儲了&xzbit數(shù)據(jù)，并將上次的i^xzbit數(shù)據(jù)全部移出。所有要進(jìn)行 預(yù)編碼的&xzbit數(shù)據(jù)全部移入后，數(shù)據(jù)存儲與預(yù)編碼器就變?yōu)檫\算狀態(tài)，將存儲的數(shù)據(jù) 進(jìn)行逐比特循環(huán)移位，并進(jìn)行預(yù)編碼。經(jīng)過Z個時鐘，數(shù)據(jù)存儲與預(yù)編碼器回到初始狀 態(tài)，同時產(chǎn)生zx;^個預(yù)編碼比特。
所述的校驗位生成器的工作原理為
校驗位生成器有兩個工作狀態(tài)，即存儲狀態(tài)和運算狀態(tài)，且兩個狀態(tài)交替出現(xiàn)。校 驗位生成器開始工作時，首先處于存儲狀態(tài)，將數(shù)據(jù)存儲與預(yù)編碼器得到的W6 bit預(yù)編 碼數(shù)據(jù)依次移入。經(jīng)過Z個時鐘后，校驗位生成器中的雙態(tài)移位寄存器中就存儲了/^XZ 個數(shù)據(jù)。所有/^xz個預(yù)編碼比特全部移入校驗位生成器中后，校驗位生成器轉(zhuǎn)為運算狀 態(tài)，雙態(tài)移位寄存器處于循環(huán)移位狀態(tài)，并對存儲的預(yù)編碼數(shù)據(jù)進(jìn)行運算產(chǎn)生LDPC碼 的校驗位。經(jīng)過z個時鐘周期，校驗位生成器中的雙態(tài)移位寄存器回到初始狀態(tài)，同時
產(chǎn)生了所有A^XZ個校驗比特。
上述編碼器的整體結(jié)構(gòu)，使用Verilog硬件描述語言按照IEEE.802.16e標(biāo)準(zhǔn)，在Xilinx 公司的XC3S1000芯片上實現(xiàn)，其碼長"=2304、碼率廣=0.5。 本發(fā)明的可以通過以下仿真結(jié)果進(jìn)一步說明。
仿真條件使用83.31;1的時鐘約束，在ISE上進(jìn)行綜合和布線，并釆用Modelsim軟 件進(jìn)行了后仿真。
仿真結(jié)果ISE的布線結(jié)果顯示，該編碼器共使用了 65964個等效門，且在首次編 碼時延之后，編碼器每個時鐘并行輸入&個待編碼數(shù)據(jù)，可同步地并行輸出&+加6個編 碼后的數(shù)據(jù)，因此編碼器的最終編碼速率可達(dá)到(J^+;^)x50-1200Mb/s。所設(shè)計編碼器 的編碼時延等于數(shù)據(jù)存儲與預(yù)編碼器和校驗位生成器的存儲狀態(tài)所需的2z個時鐘再加上 三個模塊之間的兩個時鐘的流水延時，共計2z+2-194個時鐘，如表1所示。表1.準(zhǔn)并行編碼器性能
編碼平臺編碼速率編碼時延編碼器面積
碼長"=2304、碼 率 ^0.5的LDPC 準(zhǔn)并行編碼器50*24Mb/s =1200Mb/s194 elk/ 1.94us65964 等校門
從表1可見，本發(fā)明提供的編碼器具有占用硬件資源少，實現(xiàn)復(fù)雜度低和編碼效率高 的優(yōu)點。
權(quán)利要求
1. 一種基于雙對角準(zhǔn)循環(huán)移位LDPC碼校驗矩陣的編碼器，包括z分頻器和輸出寄存器，其特征在于z分頻器與輸出寄存器之間連接有兩路數(shù)據(jù)存儲與預(yù)編碼器、校驗位生成器和二選一選擇器，該數(shù)據(jù)存儲與預(yù)編碼器用于產(chǎn)生預(yù)編碼比特，并輸出信息位比特，該校驗位生成器用于產(chǎn)生LDPC碼的校驗比特，該二選一選擇器用于對信息比特和校驗位比特的選擇輸出。
2. 根據(jù)權(quán)利要求1所述的編碼器，其特征在于z分頻器(1)的輸出 端口分別與第一數(shù)據(jù)存儲與預(yù)編碼器(2)、第二數(shù)據(jù)存儲與預(yù)編碼器(3)和第一校驗位生成器(4)、第二校驗位生成器(5)的狀態(tài)選擇輸入 端口相連，所述的兩個數(shù)據(jù)存儲與預(yù)編碼器和兩個校驗位生成器的輸出端 分別通過第一個二選一選擇器(11)和第二個二選一選擇器(12)與輸出 寄存器(6)相連。
3. 根據(jù)權(quán)利要求2所述的編碼器，其特征在于第一數(shù)據(jù)存儲與預(yù)編 碼器(2)和第二數(shù)據(jù)存儲與預(yù)編碼器(3)的信息位輸出端口通過第一個 二選一選擇器(11)與輸出寄存器(6)的信息位輸入端口相連；第一數(shù)據(jù) 存儲與預(yù)編碼器(2)和第二數(shù)據(jù)存儲與預(yù)編碼器(3)的預(yù)編碼輸出端口 分別通過第一校驗位生成器(4)和第二校驗位生成器(5)以及第二個二 選一選擇器(12)與輸出寄存器(6)的校驗位輸入端口相連。
4. 根據(jù)權(quán)利要求3所述的編碼器，其特征在于第一數(shù)據(jù)存儲與預(yù)編 碼器(2)和第二數(shù)據(jù)存儲與預(yù)編碼器(3)的預(yù)編碼輸出端口分別與第一 校驗位生成器(4)和第二校驗位生成器(5)的數(shù)據(jù)輸入端口相連，第一 校驗位生成器(4)和第二校驗位生成器(5)的校驗位輸出端口通過第二 個二選一選擇器(12)與輸出寄存器(6)的校驗位輸入端口相連。
5. 根據(jù)權(quán)利要求2所述的編碼器，其特征在于第一數(shù)據(jù)存儲與預(yù)編 碼器(2)和第二數(shù)據(jù)存儲與預(yù)編碼器(3)的數(shù)據(jù)輸入端口均與信源相 連，接收信源輸出的數(shù)據(jù)。
6. 根據(jù)權(quán)利要求2所述的編碼器，其特征在于z分頻器(1)輸出四 路時鐘分頻信號，第一路時鐘分頻信號直接輸入到第一數(shù)據(jù)存儲與預(yù)編碼器(2)的狀態(tài)選擇端口，第二路時鐘分頻信號通過反相器(7)輸入到第 二數(shù)據(jù)存儲與預(yù)編碼器(3)的狀態(tài)選擇端口，第三路時鐘分頻信號通過反 相器(7)和第一D觸發(fā)器(8)輸入到第一校驗位生成器(4)的狀態(tài)選 擇端口，第四路時鐘分頻信號分別通過第二D觸發(fā)器(9)和第三D觸發(fā) 器(10)輸入到第二校驗位生成器(5)的狀態(tài)選擇端口和兩個二選一選擇 器(11)與(12)。
7. —種基于雙對角準(zhǔn)循環(huán)移位LDPC碼校驗矩陣的編碼器，包括z分 頻器(1)和輸出寄存器(6)，其特征在于z分頻器(1)與輸出寄存器(6)之間連接有一個數(shù)據(jù)存儲與預(yù)編碼器(2)和一個校驗位生成器 (4),該數(shù)據(jù)存儲與預(yù)編碼器用于產(chǎn)生預(yù)編碼比特，并輸出信息位比特， 該校驗位生成器用于產(chǎn)生LDPC碼的校驗比特。
8. 根據(jù)權(quán)利要求7所述的編碼器，其特征在于z分頻器(1)的輸出端 口輸出兩路時鐘分頻信號， 一路時鐘分頻信號輸出到數(shù)據(jù)存儲與預(yù)編碼器(2)的狀態(tài)選擇輸入端口，另一路時鐘分頻信號通過反相器(7)和D觸 發(fā)器(8)輸出到校驗位生成器(4)的狀態(tài)選擇輸入端口。
9. 根據(jù)權(quán)利要求8所述的編碼器，其特征在于數(shù)據(jù)存儲與預(yù)編碼器 (2)輸出兩路比特信號， 一路比特信號直接輸出給輸出寄存器(6)的信息位輸入端，另一路比特信號輸入到校驗位生成器(4)的數(shù)據(jù)輸入端，通 過校驗位生成器(4)輸出到輸出寄存器(6)的校驗位輸入端。
全文摘要
本發(fā)明公開了一種基于雙對角準(zhǔn)循環(huán)移位LDPC碼校驗矩陣的編碼器。該編碼器包括z分頻器和輸出寄存器，z分頻器與輸出寄存器之間連接有兩路數(shù)據(jù)存儲與預(yù)編碼器、校驗位生成器和二選一選擇器，該數(shù)據(jù)存儲與預(yù)編碼器用于產(chǎn)生預(yù)編碼比特，該校驗位生成器用于產(chǎn)生LDPC碼的校驗比特，該二選一選擇器用于對信息比特和校驗位比特的選擇輸出。每個數(shù)據(jù)存儲與預(yù)編碼器和每個校驗位生成器均設(shè)有存儲和運算兩個工作狀態(tài)，兩個數(shù)據(jù)存儲與預(yù)編碼器輸出的信息位和兩個校驗位生成器輸出的校驗位分別通過二選一選擇器輸入到輸出寄存器，由輸出寄存器將輸入的信息位和校驗位組合成編碼比特進(jìn)行輸出。本發(fā)明具有結(jié)構(gòu)簡單，編碼效率高的優(yōu)點，可用于對LDPC碼進(jìn)行快速編碼。
文檔編號H03M13/00GK101442319SQ20081023239
公開日2009年5月27日 申請日期2008年11月25日 優(yōu)先權(quán)日2008年11月25日
發(fā)明者穎 李, 郭旭東, 卓 馬 申請人:西安電子科技大學(xué)