專利名稱：具有可互連不同邏輯塊中的邏輯元件的邏輯陣列塊互連線的可編程邏輯器件的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明一般涉及基于邏輯陣列塊(LAB)的可編程邏輯器 件(PLD)，并且更具體地涉及具有成為兩個不同LAB中的互連邏輯 元件(LE)能力的LAB互連線。
背景技術(shù)：
0002可編程邏輯器件(PLD)是含有可被編程以執(zhí)行大量邏輯 功能的固定邏輯電路的半導(dǎo)體集成電路。在半導(dǎo)體工業(yè)中，PLD由于 眾多原因而變得日益普遍。由于芯片制造技術(shù)的進步，專用集成電路
(ASIC)設(shè)計已變得難以置信的復(fù)雜。這種復(fù)雜性不僅增加設(shè)計成本 而且還增加開發(fā)專用設(shè)計所需的時間期限。與這個問題相伴的是，產(chǎn) 品生命期正在迅速縮短。結(jié)果，對于原始設(shè)備制造商(OEM)而言設(shè) 計和使用ASIC往往是不可行的。因此，OEM越來越依賴于PLD。加 工工藝的相同進展也導(dǎo)致PLD具有改進的密度和速度性能。高級的編 程軟件使得可為PLD快速開發(fā)復(fù)雜的邏輯功能。而且，邏輯設(shè)計通常 還可以從一代PLD移植到下一代，進一步減少產(chǎn)品開發(fā)時間。ASIC 的性價差距的消失和減少的產(chǎn)品開發(fā)時間迫使許多OEM利用PLD。
0003大多數(shù)PLD的架構(gòu)定義了二維邏輯塊陣列。行列邏輯塊 間線(一般具有變化的長度和速度)提供該陣列中邏輯塊之間的信號 和時鐘互連。這些邏輯塊通常被稱為不同名稱，例如由本申請的受讓 人Altera Corporation使用的邏輯陣列塊或LAB ，或者如Xilinx Corporation所用的復(fù)雜邏輯塊(CLB)。在Altera架構(gòu)中，LAB被進一 步分割成多個獨立邏輯元件，其被稱為邏輯元件(LE)或自適應(yīng)邏輯模 塊(ALM)。而對于Xilinx的架構(gòu)而言，CLB還包括一組被稱為邏輯單 元或(LC)的邏輯元件。LE、 LC或ALM每種一般都包括比如查找表
(LUT)、用于產(chǎn)生寄存輸出的寄存器、加法器以及其它用以實現(xiàn)各種邏輯和算術(shù)功能的電路之類的元件。為了簡明起見，含有多個LE或ALM 的任何邏輯塊不管其被組織成LAB或是CLB，在下文中一般都稱為 "LAB"。術(shù)語"LAB"決不應(yīng)當解釋成將本發(fā)明限制為一具體PLD架 構(gòu)并且意欲覆蓋使用在塊中一起成組的任何類型邏輯元件的任何PLD 架構(gòu)。
0004大多PLD的互連包括至少兩級(0提供LAB之間路 由的LAB間線或LAB互連線(inter-LAB line);禾Q (ii)提供LAB 內(nèi)路由的LAB內(nèi)部線。對于PLD的這兩級互連體系的詳細說明請參 見美國專利6,970,014，出于各種目的將其并入本文。然而，下面提供兩 級架構(gòu)的簡要概述。
0005LAB間的互連一般包括多條水平和垂直線，其長度跨越 預(yù)定數(shù)量的LAB。在各種PLD中，LAB間線不必是相同長度。例如， 已知可使用整個長度、1/2、 1/4長度線以及交錯線，每條線通過固定 數(shù)量的LAB (例如4個LAB)。"縫合"緩沖器(stitchingbuffer)禾口 轉(zhuǎn)換多路復(fù)用器沿LAB間線周期性地布置。提供這些"縫合"緩沖器 來將指定通道的線組織在一起并且緩沖在所組織的線之間傳送的信 號。轉(zhuǎn)換多路復(fù)用器一般提供在水平線和垂直線的相交處并且用來將 信號從水平線轉(zhuǎn)換到垂直線，反之亦然。
0006通常稱為"LAB線"的較低級互連提供指定LAB內(nèi)的 專用路由。換言之，LAB線互連指定LAB內(nèi)的LE，但不能直接與該 陣列中其它LAB內(nèi)的其它LE通信。利用這個設(shè)置，同一 LAB內(nèi)的 LE可以以相對高的速度直接相互通信。然而，不同LAB中的LE之 間的通信較慢，原因是信號不得不首先被路由并傳送經(jīng)過LAB之間的 互連至第二 LAB的LAB線。
0007前述互連體系的問題是一個LAB內(nèi)的LE無法直接與另 一LAB內(nèi)的LE通信。將LAB內(nèi)部線僅限于指定LAB內(nèi)的嚴格體系 意味著在已知PLD架構(gòu)中的獨立LAB之間存在硬邊界。因而，通過 使用眾多LAB的復(fù)雜邏輯設(shè)計，性能往往受在LAB間發(fā)送信號所需 的傳送時間的損害。
0008因此需要一種具有LAB互連線的PLD，所述LAB互連 線跨越陣列中的相鄰LAB并且具有互連不同LAB中的兩個LE的能力。

發(fā)明內(nèi)容
0009公開了一種具有LAB互連線的PLD，所述LAB互連線 跨越陣列中的相鄰LAB并且具有互連不同LAB中的兩個LE的能力。 該PLD包括以陣列排列的多個邏輯陣列塊LAB以及互連該陣列的 LAB的多條LAB間線。每個所述LAB進一步包括預(yù)定數(shù)量的邏輯元 件，在所述LAB中的所述預(yù)定數(shù)量的邏輯元件之間分發(fā)的一個或更多 個控制信號，和跨越該陣列中不同LAB內(nèi)的邏輯元件之間的LAB線。 在不同的實施例中，LAB線被排列成交錯排列模式，其中這些線之間 存在一預(yù)定間距。在其他實施例中，相鄰LAB的控制信號可以重疊， 以允許控制信號被路由到相鄰LAB的邏輯元件。


0010結(jié)合附圖參照以下說明，可以最佳地理解本發(fā)明，其中 所述附解說明本發(fā)明的具體實施例。
0011圖1是根據(jù)本發(fā)明具有在相鄰LAB之間延伸的LAB線 的可編程邏輯器件(PLD)架構(gòu)的方塊圖。
0012圖2A是標準LAB的邏輯圖。
0013圖2B是LE的輸入和LAB線之間的替代性可編程互聯(lián)模式。
0014圖3圖解說明了用于給LAB提供輸入的多路復(fù)用器裝置。0015圖4是根據(jù)本發(fā)明的一個實施例的LAB的邏輯圖。0016圖5是根據(jù)本發(fā)明的另一實施例的LAB的邏輯圖。0017應(yīng)當注意在各圖中相同的參考標記指代相同的元件。
具體實施例方式
0018現(xiàn)在將參照本發(fā)明的不同實施例(例如附圖中圖解說明 的)對本發(fā)明進行詳細描述。在以下的說明中，闡述了具體細節(jié)以便 提供對本發(fā)明的完全理解。然而，對本領(lǐng)域的技術(shù)人員顯而易見的是 本發(fā)明可以不用本文所闡述的一些實施細節(jié)來實踐。也要明白，為了不必使本發(fā)明難于理解，沒有對眾所周知的操作進行具體描述。此外， 應(yīng)當注意本發(fā)明的若干技術(shù)可以應(yīng)用到各種系統(tǒng)或電子器件比如可編
程器件和專用集成電路(ASIC)器件。
0019參照圖1，示出了根據(jù)本發(fā)明的具有在相鄰LAB之間延 伸的LAB線的可編程邏輯器件(PLD)的方塊圖。PLD IO包括以二維 陣列排列的多個LAB 12。每個LAB 12包括多個邏輯元件14和LAB 線16。 PLD 10還包括多條水平和垂直LAB互連線18，其用來在LAB 12之間路由信號。(為了簡明起見，各條LAB線16和LAB互連線 18未示于圖中。)
0020根據(jù)本發(fā)明的不同實施例，每個LAB 12的邏輯元件14 的數(shù)目可以例如從2變化到16。類似地，水平和垂直LAB互連線18 的長度也可以變化。例如，這些線18可以跨越該陣列的整個高度或?qū)?度、該陣列的一半或1/4或者一些其它任意長度。在一些實施例中，這 些線18可跨越預(yù)定數(shù)目的LAB 12，比如2、 4、 8、 16個或更多。各 條線18也可以排列成彼此相互交錯的模式。在其它實施例中，指定通 道的LAB互連線18可以通過縫合緩沖器組織在一起并且轉(zhuǎn)換多路復(fù) 用器可以用來將信號從水平線路由到垂直線，反之亦然。在另一實施 例中，這些線18可能為L形狀并在水平和垂直方向延伸。有關(guān)LAB 互連線18的更多細節(jié)，可參見美國專利6,970,014，出于各種目的將其 并入本文。
0021對于本發(fā)明，各條LAB線16不僅僅被對齊或包含于相 應(yīng)LAB 12的邊界內(nèi)。如以下更詳細描述和說明的，各條LAB線16相 對其相應(yīng)的LAB 12具有不同起點和終點。因此， 一些LAB線16可能 跨越不止一個LAB 12。各條LAB線16可因而連接不同LAB 12中的 邏輯元件14。出于這個原因，圖1中的LAB線16示為連續(xù)的，即在 每個LAB 12的邊界上不終止。
0022在解釋根據(jù)本發(fā)明的LAB線16的細節(jié)之前，簡單回顧 一下典型的現(xiàn)有技術(shù)LAB。通過對比現(xiàn)有技術(shù)LAB，本發(fā)明的特征和 優(yōu)點可以被更好地理解。
0023參照圖2A，示出了標準LAB的邏輯圖。對于標準LAB 12， 清楚定義了邊界(如由繞該LAB的虛線標記的)。LAB 12包括由多條LAB線16互連的多個邏輯元件14。如圖所示，各條LAB線16都 具有分別位于最頂和最底邏輯元件14的相同起點和終點。在邏輯元件 14的輸入和LAB線16之間的相交處提供可編程邏輯互連模式22。每 個邏輯元件產(chǎn)生一個或更多個輸出25。 LAB 14還包括一個或更多個控 制信號發(fā)生器24，其產(chǎn)生控制信號26，這些控制信號26被分送給LAB 12內(nèi)的每個邏輯元件14。在不同的實施例中，控制信號包括但不限于 以下信號時鐘信號、時鐘使能信號、清除信號和加載信號。由于各 條LAB線16僅跨越LAB 12內(nèi)的邏輯元件16，因此信號只能在LAB 12 內(nèi)被路由。如果信號要被路由到另一LAB 12中的邏輯元件14，則必 須使用LAB互連線18。對于有關(guān)控制信號的更多信息，請參見例如 2006年8月Altera Corporation文件號為SII1002-4.2的The Stratix II Architecture, Functional Description, 2-1至2-106頁，出于各種目的在此通 過引用將其并入本文。
0024可編程互連模式22由多個可編程連接(如圖中黑點所表 示的)組成。單個可編程連接被提供在邏輯元件14的輸入和LAB線 16的相交處。根據(jù)不同實施例，可編程連接可以包括多路復(fù)用器、傳 送晶體管、配置RAM存儲單元、ROM存儲單元、熔斷器或者任何其 它本領(lǐng)域所用的已知可編程元件。
0025參照圖2B，示出了LE14的輸入和LAB線16之間的替 代性可編程互連模式22。在圖2A中，該互連模式示出了其中交替的 LAB線16從左到右分別連接到每個邏輯元件14的第二及第四或第一 及第三輸入。在圖2B中，該模式示出了從左到右連接到邏輯元件14 的第一和第三、第一和第四、第二和第三以及第二和第四輸入的LAB 線16。對于接下來的四條線16，還是從左到右重復(fù)上面定義的模式。 應(yīng)當注意，圖2A和2B所示的模式22是示例并且不應(yīng)當解釋為對本 發(fā)明的限制。可以使用任何適當?shù)哪Ｊ?2。
0026在圖2中，用于驅(qū)動LAB 12的路由驅(qū)動器28為一簡化 的邏輯圖。在實際的實施例中，由元件28所代表的驅(qū)動器功能元件包 括許多LAB輸入多路復(fù)用器(LIM)或驅(qū)動器輸入多路復(fù)用器(DIM)， 其可連接到水平導(dǎo)線(HDIM)或垂直導(dǎo)線(VDIM)。
0027參照圖3，示出了根據(jù)本發(fā)明一個實施例的路由驅(qū)動器28的具體邏輯圖。路由驅(qū)動器28包括許多LIM和DIM，每個用"L" (即LIM) 、 "H"(即HDIM)或"V"(即VDIM)表示。這些多 路復(fù)用器每個都具有可包括一個或更多個路由LAB互連線18(水平和 垂直的)的輸入，或具有來自一個或更多個邏輯元件14的輸出。HDIM 驅(qū)動水平LAB互連線18且能夠從來自相鄰LAB 12(即位于HDIM多 路復(fù)用器的左側(cè)和右側(cè)的LAB 12)的邏輯元件14以及HDIM和VDIM 接收輸入。VDIM驅(qū)動垂直LAB互連線18且能夠從相鄰LAB 12 (同 樣，從位于VDIM多路復(fù)用器的左側(cè)和右側(cè)的LAB12)中的邏輯元件 14以及從HDIM和VDIM接收輸入。這兩個LIM產(chǎn)生輸出信號以驅(qū) 動相鄰的左右LAB 12且可包括分別來自相鄰LAB 12以及HDIM和 VDIM的輸入。
0028圖4是根據(jù)本發(fā)明的一個實施例的兩個LAB的邏輯圖。 表示為12A和12B的這兩個LAB在垂直方向上彼此相鄰。在該示例 中，LAB 12A和12B每個都包括四個邏輯元件14。每個邏輯元件14 產(chǎn)生一個或更多個輸出并且經(jīng)由可編程元件的可編程互連模式22接收 來自局部LAB線16的輸入。每個LAB 12A和12B還包括控制信號發(fā) 生器24，其產(chǎn)生被分送到每個LAB內(nèi)的四個邏輯元件14的控制信號 26。 LAB12A和12B中的LAB線16與以往設(shè)計中所用的不同。這些 LAB線16不與最頂和最底邏輯元件14對齊，并且它們也不僅僅分別 在LAB 12A和12B內(nèi)提供連接性。相反，各條LAB線16彼此相互交 錯。而且， 一些LAB線16跨越不止一個LAB。例如，標為"16AB" 的LAB線分別跨越在LAB 12A和12B之間。根據(jù)各種實施例，本發(fā) 明的LAB線16相對于彼此交錯成變化角度，對應(yīng)于導(dǎo)線的間距。例 如在不同的實施例中，各條LAB線16可以分別具有1、 2、 3、 4、 5、 6、 7、 8或更多個邏輯元件的間距。在圖4的示例中，該間距為2，因 為LAB線起始于LAB中的第一或第三邏輯元件。這些LAB線16也 可以用基于給定LAB 12的某個百分比的間距進行交錯排列。例如， LAB線可以是LAB 12尺寸的1/2、 1/4、 1/8或1/16或一些其它百分比。 在圖4中，間距為2對應(yīng)于含有4個邏輯元件的LAB的一半。
0029由于LAB線16跨越不止一個LAB 12， LAB之間的邊界 變得模糊不清，至少不明確LAB如何在過去被定義的。過去，LAB的
12硬邊界一般由與LAB中最頂和最底邏輯元件重合的LAB線的統(tǒng)一起 點和終點限定。然而，對于本發(fā)明，該硬邊界不再存在，因為至少一 些LAB線被交錯并且可跨越在兩個LAB 12A和12B之間。因此，對 于本發(fā)明，要重新限定LAB的邊界定義。由控制信號發(fā)生器24產(chǎn)生 的控制信號26分別跨越LAB 12A和12B內(nèi)的所有邏輯元件14。因此 在本發(fā)明的情況下，控制信號26分別用來劃分LAB 12A和12B的邊 界。
0030參照圖5，示出了根據(jù)本發(fā)明的另一實施例的LAB的邏 輯圖。對于該實施例，交錯概念被擴展到控制信號26。如圖中所示， 每個控制信號發(fā)生器24產(chǎn)生控制信號26,該控制信號26延伸上下兩 個邏輯元件14或總計四個邏輯元件14。由于信號發(fā)生器24每三個邏 輯14被隔開，所以控制信號26彼此部分重疊，如參考標記30所示。 和重疊區(qū)域30相鄰的邏輯元件14可因此接收來自不同LAB 12的兩個 不同控制信號發(fā)生器24的控制信號。還要注意，與圖4中間距為2相 比，LAB線的間距已變成1。
0031雖然已參照本發(fā)明的具體實施例示出并描述了本發(fā)明， 但本領(lǐng)域的技術(shù)人員要理解可以對所公開實施例的形式和細節(jié)進行改 變而不偏離本發(fā)明的思想或范圍。因此意圖本發(fā)明被解釋成包含落入 本發(fā)明的真正思想和范圍內(nèi)的所有變體和等效物。
權(quán)利要求
1.一種設(shè)備，其包含可編程邏輯器件，該可編程邏輯器件包括以陣列排列的多個邏輯陣列塊LAB；多條LAB互連線，其互連該陣列的所述LAB，其中每個所述LAB進一步包括預(yù)定數(shù)量的邏輯元件；一個或更多個控制信號，其在所述LAB中的所述預(yù)定數(shù)量的邏輯元件之間被分發(fā)；和多條LAB線，其跨越在該陣列中不同LAB內(nèi)的邏輯元件之間。
2. 如權(quán)利要求1所述的設(shè)備，其中每個LAB內(nèi)的所述LAB線以交 錯模式進行排列。
3. 如權(quán)利要求2所述的設(shè)備，其中每個LAB內(nèi)所交錯的LAB線相 對于彼此具有一預(yù)定間距。
4. 如權(quán)利要求3所述的設(shè)備，其中所述預(yù)定間距包含以下之一分 別為1、 2、 3、 4、 5、 6、 7、 8或8個以上邏輯元件。
5. 如權(quán)利要求3所述的設(shè)備，其中所述預(yù)定間距為所述LAB中邏輯 元件數(shù)的整數(shù)分數(shù)。
6. 如權(quán)利要求5所述的設(shè)備，所述預(yù)定間距包含以下之一所述LAB 中邏輯元件數(shù)的1/2、 1/3、 1/4、 1/8或1/16。
7. 如權(quán)利要求l所述的設(shè)備，其中所述LAB線被配置成(i) 可編程地互連同一LAB內(nèi)的邏輯元件；和/或(ii) 可編程地互連不同LAB內(nèi)的邏輯元件。
8. 如權(quán)利要求l所述的設(shè)備，其中該陣列中的每個所述LAB具有一 邊界，該LAB邊界由所述預(yù)定數(shù)量的邏輯元件限定，所述邏輯元件接收 分別在所述LAB中被分送的所述一個或更多個控制信號。
9. 如權(quán)利要求8所述的設(shè)備，其中可連接不同LAB內(nèi)的邏輯元件的 所述LAB線分別延伸超出該LAB的邊界至該陣列中的不同LAB。
10. 如權(quán)利要求8所述的設(shè)備，進一步包括重疊LAB，其中相鄰LAB 之間的邊界重疊并且來自所述重疊LAB的控制信號分別被分送到所述重 疊LAB中的重疊邏輯元件。
11. 如權(quán)利要求l所述的設(shè)備，其中所述一個或更多個控制信號由以 下LAB控制信號中的一個或更多個組成時鐘信號、時鐘使能信號、清 除信號或加載信號。
12. 如權(quán)利要求1所述的設(shè)備，其中每個LAB進一步包括可編程元 件的可編程互連模式，這些可編程元件可編程地連接該LAB的所述邏輯 元件至以下兩者(i) 該LAB的所述LAB線；禾口(ii) 不同LAB的所述LAB線。
13. 如權(quán)利要求12所述的設(shè)備，其中所述可編程元件由以下中的一 個或更多個組成多路復(fù)用器、RAM存儲單元、ROM存儲單元或可編 程熔斷器。
14. 如權(quán)利要求1所述的設(shè)備，其中所述LAB互連線由以下中的一 個或更多個組成水平LAB互連線、垂直LAB互連線、或在水平和垂 直方向上行進的L形LAB互連線。
15. 如權(quán)利要求l所述的設(shè)備，進一步包括多個多路復(fù)用器，以將來自所述多條LAB互連線的信號分別路由至該陣列中每個LAB的所述 LAB線，反之亦然。
16. —種設(shè)備，其包含-可編程邏輯器件，該可編程邏輯器件包括-以陣列排列的多個邏輯陣列塊LAB; 多條LAB互連線，其互連該陣列的所述LAB， 其中該陣列中的第一LAB進一步包括-第一預(yù)定數(shù)量的邏輯元件；第一LAB線，它們互連所述第一預(yù)定數(shù)量的邏輯元件；禾口 由第一控制信號發(fā)生器產(chǎn)生的第一控制信號，該第一控制信號 其被分發(fā)至(i) 所述第一LAB中的所述第一預(yù)定數(shù)量的邏輯元件；和(ii) 第二LAB中的至少一個邏輯元件，所述第二LAB和該陣 列中的所述第一LAB相鄰。
17. 如權(quán)利要求16所述的設(shè)備，其中所述第二LAB進一步包括 第二預(yù)定數(shù)量的邏輯元件；互連所述第二預(yù)定數(shù)量的邏輯元件的第二LAB線；和 由第二控制信號發(fā)生器產(chǎn)生的第二控制信號，所述第二控制信號被分 發(fā)至(i) 所述第二LAB中的所述第二預(yù)定數(shù)量的邏輯元件；和(ii) 所述第一LAB中的所述第一預(yù)定數(shù)量的邏輯元件中的一個。
18. 如權(quán)利要求16所述的設(shè)備，其中所述第一LAB的所述第一LAB 線中的一條或更多條線跨越至所述第二LAB。
19. 如權(quán)利要求16所述的設(shè)備，其中所述第一LAB的所述第一LAB 線是交錯的。
20. 如權(quán)利要求19所述的設(shè)備，其中所述第一 LAB的所述LAB線 以一預(yù)定間距被交錯；所述預(yù)定間距包括以下之一(i) 1、 2、 3、 4、 5、 6、 7、 8或更多個邏輯元件；或(ii) 所述第一LAB的所述第一預(yù)定數(shù)量的邏輯元件的1/2、 1/4或1/3。
21. 如權(quán)利要求17所述的設(shè)備，其中所述第二LAB的所述第二LAB 線中的一條或更多條線跨越至所述第一 LAB 。
22. 如權(quán)利要求17所述的設(shè)備，其中所述第二LAB線是交錯的。
23. —種方法，其包括-提供可編程邏輯器件，所提供的可編程邏輯器件包括 以陣列排列的多個邏輯陣列塊LAB; 多條LAB互連線，其互連該陣列的所述LAB， 其中每個所提供的LAB進一步包括-預(yù)定數(shù)量的邏輯元件；一個或更多個控制信號，其在所述LAB中的所述預(yù)定數(shù)量的邏 輯元件之間被分發(fā)；和LAB線，它們可互連該陣列中不同LAB內(nèi)的邏輯元件。
24. 如權(quán)利要求23所述的方法，其中每個LAB內(nèi)所提供的LAB線 以交錯模式被提供。
25. 如權(quán)利要求24所述的方法，其中每個LAB內(nèi)所提供的交錯LAB 線相對于彼此具有預(yù)定間距。
26. —種方法，其包括-提供可編程邏輯器件，所提供的可編程邏輯器件包括 以陣列排列的多個邏輯陣列塊LAB; 多條LAB互連線，其互連該陣列的所述LAB， 其中該陣列中的第一 LAB進一步包括第一預(yù)定數(shù)量的邏輯元件；第一LAB線，它們互連所述預(yù)定數(shù)量的邏輯元件；和 由第一控制信號發(fā)生器產(chǎn)生的第一控制信號，該第一控制信號 其被分發(fā)至(i) 所述第一LAB中的所述第一預(yù)定數(shù)量的邏輯元件；和(ii) 第二LAB中的一個邏輯元件，所述第二LAB和該陣列中 的所述第一LAB相鄰。
27. 如權(quán)利要求26所述的方法，其中所提供的第二 LAB進一步包括 第二預(yù)定數(shù)量的邏輯元件；互連所述第二預(yù)定數(shù)量的邏輯元件的第二LAB線；和 由第二控制信號發(fā)生器產(chǎn)生的第二控制信號，所述第二控制信號被分發(fā)至(i) 所述第二LAB中的所述第二預(yù)定數(shù)量的邏輯元件；和(ii) 所述第一LAB中的所述第一預(yù)定數(shù)量的邏輯元件中的一個。
28. 如權(quán)利要求1所述的設(shè)備，其中所述LAB線的第一子集相對于 彼此以交錯模式排列，而所述LAB線的第二子集相對于彼此以非交錯模 式排列。
29. 如權(quán)利要求l所述的設(shè)備，其中不同LAB在該LAB陣列中彼此 相鄰。
30. 如權(quán)利要求l所述的設(shè)備，其中不同LAB在該LAB陣列中彼此不相鄰。
全文摘要
一種具有邏輯陣列塊(LAB)互連線的可編程邏輯器件(PLD)，所述LAB互連線跨越該陣列中的相鄰LAB并且具有互連不同LAB中的兩個邏輯單元的能力。該PLD包括以陣列排列的多個以及互連該陣列的LAB的多條LAB間線。每個所述LAB包括預(yù)定數(shù)量的邏輯元件，在所述LAB中的所述預(yù)定數(shù)量的邏輯元件之間分配的一個或更多個控制信號，和跨越該陣列中不同LAB內(nèi)的邏輯元件之間的LAB線。在不同的實施例中，LAB線被排列成交錯排列模式，其中這些線之間存在一預(yù)定間距。在其他實施例中，相鄰LAB的控制信號可以重疊，以允許控制信號被路由到相鄰LAB的邏輯元件。
文檔編號H03K19/177GK101527562SQ20081008290
公開日2009年9月9日 申請日期2008年3月7日 優(yōu)先權(quán)日2007年3月9日
發(fā)明者D·劉易斯, D·卡什曼 申請人:阿爾特拉公司