專利名稱：真/補(bǔ)電路與處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路。
背景技術(shù)：
在許多常規(guī)的集成電路中，利用同步通過電路的數(shù)拾ff號(hào)流的時(shí)鐘信號(hào)定時(shí)
電iWt。對(duì)于這樣的時(shí)控(clocked)電路設(shè)計(jì)的關(guān)鍵設(shè)計(jì)考慮是參考時(shí)鐘信號(hào) 的^t掩ft號(hào)的時(shí)序(timing)要^求，包才舌|^^[言號(hào)的建立時(shí)間和^#時(shí)間。建立 時(shí)間是指時(shí)鐘和數(shù)IW號(hào)的需要的相對(duì)的到達(dá)時(shí)間。保持時(shí)間是指在時(shí)鐘脈沖之 后在其期間數(shù)據(jù)信號(hào)必須保持穩(wěn)定以確保傳輸?shù)较乱患?jí)電路的數(shù)據(jù)是正確的時(shí) 間。如果不能滿足電路時(shí)序要求，例如，如果數(shù)雜號(hào)不能滿足需要的建立時(shí)間， 電游會(huì)輸出4f^的數(shù)據(jù)，也可能會(huì)進(jìn)而導(dǎo)致較大的系統(tǒng)^^或者故障。
因?yàn)闅w因于許多的^H牛，如溫度、電壓參考變化、制造工藝變化等等，包含 相同電聘4殳計(jì)的M電路實(shí)際上會(huì)經(jīng)歷一系列的時(shí)序行為，所以電i^i殳計(jì)方法的 時(shí)序分析階m常包括所謂的"角落(corner)，，分析，以便保鄉(xiāng)寬范圍的糾 的M電路設(shè)計(jì)。在進(jìn)行角落分析的期間，有效的假i^如^fr^個(gè)極端^f 下設(shè)計(jì)可以工作，并呈現(xiàn)無變化的(monotonic)行為，那么對(duì)于所有中間條件 該設(shè)計(jì)也是合格的。
為保證電路設(shè)計(jì)通過角落分析，通粉電路時(shí)序增加額外的時(shí)序襯iM妙^ 時(shí)序要求，因此能夠跨寬范圍的M滿足時(shí)序要求。如將意識(shí)到的，當(dāng)確^iE確 的電^ft時(shí)，在電路設(shè)計(jì)中引入過量的時(shí)序^*將最^致電路不能滿足其性 缺求《

發(fā)明內(nèi)容
考慮到前面的內(nèi)容，本發(fā)明指出希望通過改進(jìn)電路設(shè)計(jì)本身，而不是僅僅為 設(shè)計(jì)增加時(shí)序^*，來使^電路滿足其建立時(shí)間。
在一個(gè)實(shí)施例中， 一種集成電路包括數(shù)據(jù)節(jié)點(diǎn)、輸出節(jié)點(diǎn)，和耦合到 所述數(shù)據(jù)節(jié)點(diǎn)和所述輸出節(jié)點(diǎn)的設(shè)置邏輯。所述設(shè)置邏輯響應(yīng)所述數(shù)據(jù)節(jié) 點(diǎn)的狀態(tài)的改變而改變所述輸出節(jié)點(diǎn)的狀態(tài)。所述集成電路還包括耦合到 所述數(shù)據(jù)節(jié)點(diǎn)的復(fù)位晶體管，所述復(fù)位晶體管響應(yīng)時(shí)序信號(hào)的轉(zhuǎn)換將所述 數(shù)據(jù)節(jié)點(diǎn)復(fù)位到第一狀態(tài)，耦合到所述數(shù)據(jù)節(jié)點(diǎn)的輸入晶體管，所述輸入
晶體管響應(yīng)接收的數(shù)據(jù)信號(hào)將所述數(shù)據(jù)節(jié)點(diǎn)斷言(assert)至第二狀態(tài)，以 及耦合在所述輸出節(jié)點(diǎn)與所述數(shù)據(jù)節(jié)點(diǎn)之間的復(fù)位邏輯。如果所述輸出節(jié) 點(diǎn)達(dá)到設(shè)置狀態(tài)，第一復(fù)位邏輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的復(fù)位將所述輸出節(jié)點(diǎn) 復(fù)位到初始狀態(tài)。所述集成電路還包括耦合在所述輸出節(jié)點(diǎn)與所述復(fù)位邏 輯的復(fù)位輸入節(jié)點(diǎn)之間的反饋邏輯，所述反饋邏輯限制了所述復(fù)位邏輯的 操作的持續(xù)時(shí)間。在一個(gè)實(shí)施例中，所述集成電路包括耦合到所述數(shù)據(jù)節(jié) 點(diǎn)的輸入級(jí)，所述輸入級(jí)包括接收數(shù)據(jù)信號(hào)的數(shù)據(jù)輸入、接收時(shí)鐘信號(hào)的 時(shí)鐘輸入、第一邏輯門，所述第一邏輯門具有耦合到所述時(shí)鐘輸入的第一 輸入、耦合到所述數(shù)據(jù)輸入的第二輸入以及輸出，至少第二邏輯門，所述 至少第二邏輯門包括耦合到所述時(shí)鐘輸入的第一輸入、耦合到所述第一邏 輯門的輸出的第二輸入、以及耦合到數(shù)據(jù)節(jié)點(diǎn)的輸出。所述第一和第二邏 輯門被互連，以便用于安排電路操作時(shí)間的時(shí)鐘信號(hào)選通所述數(shù)據(jù)信號(hào)并 被所述數(shù)據(jù)信號(hào)選通以建立相互時(shí)鐘和數(shù)據(jù)選通。
在另一實(shí)施例中，真/補(bǔ)(True/Complement)電路包括輸出真和外HI"號(hào)的真 /補(bǔ)產(chǎn)生器、向所迷真/補(bǔ)產(chǎn)生器提供時(shí)鐘信號(hào)的脈沖產(chǎn)生器、4i^以接收數(shù)據(jù) 輸^^[言號(hào)并#4貞存的|^^言號(hào)輸出至所述真/補(bǔ)產(chǎn)生器的鎖存器、向所4/補(bǔ)產(chǎn)
生器提供旁^bt雜號(hào)的旁^t據(jù)i^至、^^到所錄/補(bǔ)產(chǎn)生器的選擇輸入，所 ii^擇輸入向所述真/補(bǔ)產(chǎn)生器提^^鄉(xiāng)號(hào)以^;斤錄/補(bǔ)產(chǎn)生器在所述旁m 據(jù)信號(hào)和鎖存的數(shù)據(jù)信號(hào)中進(jìn)行選擇并#^擇的信號(hào)作為用于所述真/補(bǔ)產(chǎn)生器 產(chǎn)生所述真和^KI"號(hào)的數(shù)據(jù)輸入信號(hào)。在至少一個(gè)實(shí)施例中，所述真/補(bǔ)產(chǎn)生器包
括屏蔽輸入，當(dāng)所i^蔽^^^V故斷言時(shí)所述JV補(bǔ)產(chǎn)生器不能產(chǎn)生所述真和斗Ht號(hào)。
在另一實(shí)施例中， 一種M器電路包括多個(gè)真/補(bǔ)電路，^""個(gè)所述真/補(bǔ)電
路包括輸出真和^Kt號(hào)的真/補(bǔ)產(chǎn)生器、向所述真/補(bǔ)產(chǎn)生器提供時(shí)鐘信號(hào)的脈沖 產(chǎn)生器、凈贈(zèng)給以接收數(shù)據(jù)輸入信號(hào)并向所ii^/補(bǔ)產(chǎn)生器輸出鎖存的數(shù)才g號(hào)的 鎖存器、向所述真/補(bǔ)產(chǎn)生器提供旁^bt^ft號(hào)的旁iWL據(jù)i^圣、齡到所述真/ 補(bǔ)產(chǎn)生器的選擇輸入，所i^^擇輸入向所^/補(bǔ)產(chǎn)生器提^y^f言號(hào)以^^斤述真 /補(bǔ)產(chǎn)生器在所述旁^t據(jù)信號(hào)和鎖存的數(shù)據(jù)信號(hào)中進(jìn)行選擇并#^擇的信號(hào)作 為用于所述真/補(bǔ)產(chǎn)生器產(chǎn)生所述真和^M言號(hào)的數(shù)據(jù)輸入信號(hào)。所述絲器電路還 包括多個(gè)，器基元(cell)，所述多個(gè)^ft器l^t^^斤述真和;^言號(hào)并產(chǎn)生 多個(gè)匹配線信號(hào)、以及多個(gè)字線驅(qū)動(dòng)電路，^-"個(gè)所述字線驅(qū)動(dòng)電5^A^以接 ^斤述匹配線信號(hào)中的各自的一個(gè)并產(chǎn)生字線信號(hào)。
在又一實(shí)施例中， 一種處理器包括采用多個(gè)真實(shí)J4i止的高速緩存絲器、用 于^f亍指令的多個(gè)^/f亍單元、從高速緩存M器取指令以用于"i^亍單; L^f亍的指 令排序單元、將有艦址轉(zhuǎn)換到真實(shí)地址以允i情問高速緩存絲器的有效-至-真實(shí)(effectives-real )地iih轉(zhuǎn)換表。所述有效-至4實(shí)地扯轉(zhuǎn)M包括多個(gè)真 /補(bǔ)電路，其中^個(gè)所ii^/補(bǔ)電路包括輸出真和外M言號(hào)的真/補(bǔ)產(chǎn)生器、向所 述真/補(bǔ)產(chǎn)生器提供時(shí)鐘信號(hào)的脈沖產(chǎn)生器、被耦合以接收數(shù)據(jù)輸入信號(hào)并向所述 真/補(bǔ)產(chǎn)生器輸出鎖存的數(shù)^f言號(hào)的鎖存器、向所述真/補(bǔ)產(chǎn)生器提供旁i^g^據(jù)信 號(hào)的旁^L據(jù)路徑、^^到所述真/補(bǔ)產(chǎn)生器的選擇輸入，所5ii^i^^入向所述真 /補(bǔ)產(chǎn)生器提^^^ft號(hào)以^^斤^V補(bǔ)產(chǎn)生器在所述旁iWt蹄號(hào)和鎖存的數(shù)據(jù) 信號(hào)中進(jìn)行選擇，^i^擇的信號(hào)作為用于所述真/補(bǔ)產(chǎn)生器產(chǎn)生所^和^M言號(hào)的 數(shù)據(jù)輸入信號(hào)。所述轉(zhuǎn)^￡包括多個(gè)4#器狄，所述多個(gè)絲器Ut^l^斤 述真和4H言號(hào)并產(chǎn)生多個(gè)匹配線信號(hào)、多個(gè)字線驅(qū)動(dòng)電路，^個(gè)所述字線驅(qū)動(dòng) 電路^^給以接收所述匹配線信號(hào)中的各自的一個(gè)并產(chǎn)生字線信號(hào)、以及隨M ^##器，所述隨才;L4^^器具有數(shù)目對(duì)應(yīng)于所述多個(gè)內(nèi)容可尋iiL^器UL 的多個(gè)條目，其中所述多個(gè)條目中的#"~個(gè)條目接收由所述多個(gè)字線驅(qū)動(dòng)電路中 的一個(gè)產(chǎn)生的各自的字線信號(hào)。
本發(fā)明的所有目的，特征，優(yōu)點(diǎn)將在下面的詳細(xì)書面說明中變得顯而易見。


在所附的權(quán)利要求中描述了相信是本發(fā)明的特征的新穎特征。然而，通it^ 合附圖閱讀示例性實(shí)施例的下列詳細(xì)描述，將最好^解本發(fā)明以及優(yōu)選的^JU 模式。
圖i是才Nt本發(fā)明的示例性M電路的高級(jí)框圖2是圖1的絲電路中的有效-至4實(shí)地址轉(zhuǎn)換(ERAT)電路的詳細(xì)視圖3是圖2的真/^KT/C)電路的詳細(xì)視圖4A-4B -"^形成了圖3的真/補(bǔ)產(chǎn)生器(TCG)電路的詳滅圖；以及 圖5是示例了圖4A4B的TCG電路的操怍的時(shí)序圖。
具體實(shí)施例方式
J脈參考圖1，示例了#^本發(fā)明的|1^電路100的示例性實(shí)施例的高級(jí)框 圖。在示出的實(shí)施例中，集成電路100包^^1標(biāo)量處理器，例如可以從NY， Armonk的IBM公司得到的POWER 系列處理器，在其中由絲電路形錄 種^M亍單元、寄存器、緩沖器、絲器和其它功能單元。
如圖1所示，可通過接口單元106將M電路100 M^到互連結(jié)構(gòu)104，以 形皿大的數(shù)據(jù)處理系統(tǒng)，例如服務(wù)器計(jì)算機(jī)系統(tǒng)。絲電路100包括片上高速 緩存(cache)子系統(tǒng)，該片上高速緩存子系統(tǒng)包括分別的分支級(jí)一 (Ll)的指 4^數(shù)據(jù)高速緩存，器110、 112，以提供到對(duì)應(yīng)^^到互連結(jié)構(gòu)104的系統(tǒng)存 儲(chǔ)器102中的賴^^立置的高速緩存鄉(xiāng)的^ 4時(shí)訪問。集成電路100還可包括 額外級(jí)的高速緩存務(wù)賭器(例如L2、 L3等)。
從指令高速緩存110取指令，并為了處理通過指令排序單元114排序指令， 該指令排序單元114包括有效-至4實(shí)地址轉(zhuǎn)換(ERAT)表116，所錄116 用于將由ISU114產(chǎn)生的有效指令^kJt止轉(zhuǎn)換為指令高速緩存務(wù)賭器110和系統(tǒng) 務(wù)賭器102采用的真實(shí)地址。ISU114才娘指令類型分西e^旨令。也^B兌，分別 將定點(diǎn)指令、加載(load)存儲(chǔ)指*浮點(diǎn)指令分配到定點(diǎn)單元(FXU) 120、 加載-^"單元(LSU)124和浮點(diǎn)單元(FPU)130。如圖1更進(jìn)一步所示，LSU124
還包括ERAT表126，所錄126用于將數(shù)據(jù)訪問的目標(biāo)有皿址轉(zhuǎn)^^數(shù)據(jù)高 速緩存存儲(chǔ)器112和系統(tǒng)存儲(chǔ)器102采用的真實(shí)地址。
優(yōu)選將^U亍單元120、 124和130中的^個(gè)實(shí)施為具有多個(gè)^7K線階段的執(zhí) 行^7K線。在^M亍單元120、 124和130中的一個(gè)內(nèi)的^(/f亍期間，指令>^^到 ^M亍單元的寄存器文件內(nèi)的一個(gè)或多個(gè)結(jié)構(gòu)和/或重命名寄存器(如通用寄存器 (GPR) 122或浮點(diǎn)寄存器(FPR) 128)中獲得揭作數(shù)，如果有的話。在指令單 元完成指令^M亍^^, ^f亍單;^it知ISU114，該ISU114以禾I^狄排定指令的 完成。
現(xiàn)在參考圖2，示出了 ERAT表200的示例性實(shí)施例的高^f匡圖，可以利用 ERAT表200實(shí)施圖1的ERAT表116和126。在所示實(shí)施例中，ERAT表200 包括內(nèi)容可尋it^賭器(CAM) 202和隨才;M^:^賭器(RAM) 204。 CAM202 具有包括N個(gè)真/補(bǔ)電路212的輸入級(jí)210，該真/補(bǔ)電路212產(chǎn)生用于輸入有效 地址214的N位中的每一個(gè)的真和^H言號(hào)。向多個(gè)(例如128個(gè))CAM條目216 中的^-個(gè)提供真和4M言號(hào)，^-個(gè)CAM條目216儲(chǔ)存對(duì)于其轉(zhuǎn)換已,iLH得的 有皿址。每一個(gè)CAM條目216具有斷言(assert)其字線220的相關(guān)的字線 驅(qū)動(dòng)器(WLD)電路21S以指示^f目關(guān)的CAM條目216中M的有M址與 輸入有艦址214之間的匹配。
仍然參考圖2， RAM204包含多個(gè)(例如128個(gè))條目230。 ^-"個(gè)條目230 與CAM單元216中的各自的一個(gè)相關(guān)聯(lián)，并包含與斜目關(guān)的CAM條目216中 緩沖的有皿iib t應(yīng)的真實(shí)地址。因此，當(dāng)WLD電路218斷言字線220時(shí)，從 RAM204輸出對(duì)應(yīng)于輸入有^iit 214的真實(shí)地址232,以提供J^止轉(zhuǎn)換。
參考圖3，示出了圖2的ERAT表200內(nèi)的真/補(bǔ)電路212的更詳細(xì)的視圖。 如參考圖3所將理解的，對(duì)于本發(fā)明的理解不必要的真/補(bǔ)電路212的某些方面已 經(jīng)被簡化和/或消除，以戰(zhàn)才對(duì)胡本發(fā)明。
如所示，真/補(bǔ)電路212包括脈沖產(chǎn)生器300、包括L1鎖存器302和L2鎖存 器304的雙端口 Ll/L2鎖存器對(duì)和真/補(bǔ)產(chǎn)生器(TCG) 306。脈沖產(chǎn)生器300接 收時(shí)鐘信號(hào)clkG作為輸入，并輸出被接收作為TCG306的時(shí)鐘輸入信號(hào)的單觸 發(fā)(on&shot)時(shí)鐘信號(hào)clkL。 Ll鎖存器302的第一端口被連接到數(shù)據(jù)輸入
SysDin，在該處有皿址^時(shí)鐘信號(hào)dkG的預(yù)先的時(shí)鐘周期中晚到達(dá)。* Ll鎖存器302的另 一端口以接Jl化處理器100的內(nèi)置自測試(BIST)電路(未 示出)的測^^莫式^^期間所^JU的測試信號(hào)ABistDin。當(dāng)僅僅將ABistDin信 號(hào)路由到Ll鎖存器302時(shí)，還將SysDin路由到TCG306作為數(shù)據(jù)信號(hào)Llt。 TCG306還接收來自Ll鎖存器302的延時(shí)的SysDin信號(hào)作為凝:拾ff號(hào)Llt_t， 其中后綴"J"表示測試模式信號(hào)。TCG306響應(yīng)由未示例的GPTR (通用測試寄 存器)鎖存器提供的選#^號(hào)的狀態(tài)對(duì)于Lit信號(hào)或者Llt一t信號(hào)產(chǎn)生真(T) 和補(bǔ)(C)輸出，以^^正常系鄉(xiāng)^ft期間TCG306為Lit信號(hào)產(chǎn)生T和C信 號(hào)，而在測試模式期間TCG306為LlU信號(hào)產(chǎn)生真和4hi言號(hào)。進(jìn)一步如圖3所 示，TCG306具有M以接4^蔽信號(hào)的附加的輸入。響應(yīng)屏蔽信號(hào)的斷言， TCG306不為其數(shù)據(jù)輸入的任4可一者產(chǎn)生T和C信號(hào)。
在正常系統(tǒng)操怍中，即不是在測，式操怍期間，數(shù)掩f言號(hào)Lit的建立時(shí)間 是關(guān)鍵的。才娥本發(fā)明，在正常系^t期間通過旁路Ll鎖存器302改絲立 時(shí)間，敏相伴隨的延時(shí)。另夕卜，TCG306采用電路設(shè)計(jì)^t (element)，其在 下面關(guān)于圖4A到4B被進(jìn)一步描述，以放松數(shù)才削言號(hào)Lit相對(duì)于時(shí)鐘信號(hào)clkL 的建立時(shí)間。
5脈參考圖4A-4B，示出了圖3的真/補(bǔ)產(chǎn)生器(TCG) 306的更詳細(xì)的浮見圖。 在所示實(shí)施例中，可以將TCG306分析為圖4A中描述的輸入級(jí)400和圖4B中 示例的輸出級(jí)402。輸入級(jí)400緩沖Llt (或Llt一t)和clkL信號(hào)，以便使時(shí)鐘 和數(shù)^f言號(hào)不能直接輸入到高噪聲-敏感動(dòng)態(tài)輸出級(jí)402。才緣本發(fā)明的一個(gè)方 面，通it^連輸入級(jí)400的電踏^it，使用于安排電iWt時(shí)間的時(shí)鐘信號(hào)i^it 數(shù)才射言號(hào)(即有皿址位)和被數(shù)旨號(hào)所i^t，以此建立相互(reciprocal)時(shí) 鐘和數(shù)絲通，從而放松TCG306的建立時(shí)間要求(也稱為"艦襯")。
首先參考圖4A，輸入級(jí)400接收參考圖3B的上述的時(shí)鐘信號(hào)clkL、屏蔽和 選摔信號(hào)，以及數(shù)^^f言號(hào)Llt和Llt—t作為輸入。響應(yīng)這些輸入，輸入級(jí)400將 五^H言號(hào)提供到輸出級(jí)402:在正常系鄉(xiāng)^t期間有效的前進(jìn)(go)信號(hào)、'M (fire) T和激發(fā)C信號(hào)，以及在測， 作期間有效的潮發(fā)T一t和、^JC C一t
信號(hào)。因?yàn)橛上嗤碾娐樊a(chǎn)生^-對(duì)"^bl"信號(hào)，所以只需考慮一對(duì)'"^;，信號(hào)
(例如M T和'M C) ， ^解輸入級(jí)400的^t。
i^^^考輸入級(jí)400的一部分，該部分產(chǎn)生激發(fā)T和激發(fā)C信號(hào)對(duì)，以 及分別在反相器Il、 12、 D處接收clkL、屏蔽以;Sj^^j言號(hào)。把被標(biāo)識(shí)為"準(zhǔn)備 好(get ready)"的反相器II的輸出節(jié)點(diǎn)才朽己(dot)到相鄰的位(bit)的TCG306 的對(duì)應(yīng)節(jié)點(diǎn)。還把節(jié)點(diǎn)"準(zhǔn)^^"連接到反相器14的輸入，反相器I4具有同樣遍 布相鄰的位的TCG306的對(duì)應(yīng)節(jié)點(diǎn)的輸出節(jié)點(diǎn)"iU好(get set)"。節(jié)點(diǎn)'S經(jīng) 好"還^^接到反相器I5的輸入，反相器I5具有輸出"前進(jìn)"節(jié)點(diǎn)，同才械"前進(jìn)" 節(jié)點(diǎn)標(biāo)"ieJ"相鄰的位的TCG306的對(duì)應(yīng)節(jié)點(diǎn)。因此，由反相器Il， 12， 13及其 間才斜己的互連提供的三級(jí)時(shí)鐘緩沖由此同步跨所有的T/C電路212的TCG 306 的時(shí)鐘信號(hào)clkL的進(jìn)程。
進(jìn)一步如圖4A所示，反相器II、 E、 D的輸出還,i^^到三輸入與非門NA1 的輸入。與非門NA1的輸出端^C^到兩輸入或非門NOl的一個(gè)輸入節(jié)點(diǎn) (clkL_eff)，或非門NOl具有信號(hào)'MT作為輸出。
最終產(chǎn)生激發(fā)T和激發(fā)C信號(hào)對(duì)的輸入級(jí)400的一部分包括或非門N02和 反相器I6,其中所述或非門N02包括晶體管T1-T4，所述反相器I6包括晶體管 T5-T6。數(shù)才維號(hào)Llt被M^到或非門N02的晶體管Tl和T3的柵極，并且與 非門NA1的輸出被M^到或非門N02的晶體管T2和T4的掩歐?；蚍情TN02 的輸出向輸出級(jí)402提#^言號(hào)^1 C。
數(shù)拾ft號(hào)Lit還^i^接到反相器16的晶體管T5和T6的柵極。進(jìn)一步將或 非門N02的晶體管Tl和T2之間的公共節(jié)點(diǎn)連接到反相器16的輸出節(jié)點(diǎn)，以及 或非門NOl的第二個(gè)輸入節(jié)點(diǎn)(bfrc)。應(yīng)該注意所示例的與非門NA1、或非 門NOl和N02以^i目器16之間的互連，在產(chǎn)生'M T和、^L C信號(hào)對(duì)的過 程中，在時(shí)鐘信號(hào)clkL與數(shù)據(jù)信號(hào)Lit之間提供相互選通。
J脈參考圖4B,輸出級(jí)402包括一對(duì)相同的自復(fù)位信號(hào)放大器，響應(yīng)信號(hào)對(duì) 激發(fā)T和激發(fā)C和信號(hào)對(duì)激發(fā)T—t和、M C一t中的一個(gè)ft號(hào)的斷言(assertion )， 在T或C輸出節(jié)點(diǎn)中的相關(guān)的一個(gè)處產(chǎn)生相對(duì)恒定的脈沖t變T(真)或C(補(bǔ)) 信號(hào)，然后復(fù)4鎮(zhèn)和補(bǔ)輸出節(jié)點(diǎn)。因?yàn)橛糜谳敵黾?jí)402的真?zhèn)群?H^的信號(hào)放大 器在結(jié)構(gòu)和,上是相同的，所以將^5l^L此詳細(xì)描述真?zhèn)取?br> 如所示的，輸出級(jí)402的真?zhèn)劝ù驪FET上拉晶體管T7， T7在節(jié)點(diǎn)A被 串^i^接到并聯(lián)的NFET晶體管T8和T9。晶體管T7的柵極^C^接到"前進(jìn)"節(jié) 點(diǎn)，連接晶體管T8和T9的柵極以分別接收信號(hào)'狄T和'狄T_t。在晶體管 T8、 T9中的一個(gè)^'J激發(fā)T或^tlT—t信號(hào)之前，晶體管T7接收前進(jìn)信號(hào)， 以便在TCG306的^H期間關(guān)斷晶體管T7。在激發(fā)TCG306 ^L前關(guān)斷晶體管 T7加速下拉，從而避免了上擬下拉的沖突。
進(jìn)一步通it^相器18(包括晶體管T13和T14 )將節(jié)點(diǎn)A殺給到輸出節(jié)點(diǎn)T， 以及與非門NA2的一個(gè)輸入。通it^相器I7將與非門NA2的輸出^^到NFET 下拉晶體管T10的柵極，晶體管T10^L^接到輸出節(jié)點(diǎn)T與J4^間。進(jìn)一步通 過包括反相器19和110的延時(shí)反饋5^圣將輸出節(jié)點(diǎn)T耦合到節(jié)點(diǎn)B，所述節(jié)點(diǎn)B 構(gòu)成與非門NA2的第^^入。進(jìn)一步將節(jié)點(diǎn)B連接到PFET晶體管Tll的4f^L， 在Vdd和節(jié)點(diǎn)A之間將晶體管Tll與PFET晶體管T12并聯(lián)。晶體管T12的柵 極,Ai^接到節(jié)點(diǎn)A，，在輸出級(jí)402的4Ha'j的節(jié)點(diǎn)A，相應(yīng)于節(jié)點(diǎn)A。作為包括反 相器19和110以及晶體管Tll和T12的互連的延時(shí)反饋路徑的結(jié)果，通過在節(jié) 點(diǎn)T處的脈沖輸出^的晶體管Tll的,，或者通it^節(jié)點(diǎn)C處的脈沖輸出 W的晶體管T12的^^乍，復(fù)位節(jié)點(diǎn)A。通過轉(zhuǎn)變回4離態(tài)的前進(jìn)信號(hào)，復(fù)位操 作自啟動(dòng)。在前進(jìn)信號(hào)變^t^,節(jié)點(diǎn)A和B將M限的持續(xù)時(shí)間內(nèi)同時(shí)為高， 在這期間T10將輸出節(jié)點(diǎn)T復(fù)位回地。在節(jié)點(diǎn)B變回低并關(guān)斷T10之后，18的 小下拉晶體管(即T14) ^#輸出節(jié)點(diǎn)T為低。因此，即4^C T信號(hào)在前進(jìn) 信號(hào)I^fe^前斷氐，電i^L保證了最小脈沖H，該最小樂辦^>1依賴于時(shí)鐘信 號(hào)clkL至前進(jìn)信號(hào)的延時(shí)以及前進(jìn)信號(hào)到輸出節(jié)點(diǎn)T降低的延時(shí)。
仍然參考圖4A-4B并另外參考圖5提供的時(shí)序圖，在正常系統(tǒng)操怍中，TCG 306接收時(shí)鐘信號(hào)clkL和源自有效地址214的一位的數(shù)Wt號(hào)Llt。在示例性實(shí) 施例中，時(shí)鐘信號(hào)clkL具有大約200皮秒(ps)的時(shí)鐘周期并具有約為25%的 占空比。響應(yīng)時(shí)鐘信號(hào)clkL的邏樹氐斷言，反相器Il、 14和I5斷言前進(jìn)信號(hào)至 邏輯高狀態(tài)，并且與非門NA1斷言才射己為c!kL_eff的或非門N02的輸入節(jié)點(diǎn)至 邏4制雄態(tài)。在其期間前進(jìn)信號(hào)被斷言至邏輯高狀態(tài)且clkL—eff被斷言至邏#[氐 狀態(tài)的時(shí)間隔限定了窗口 500，在窗口 500的期間內(nèi)"'m言號(hào)激發(fā)C和激發(fā)T中的一個(gè)且僅僅一個(gè)必須被斷言至大于閾值電壓(例如V2Vdd) —段大于閾值持 續(xù)時(shí)間(例如約5ps)的時(shí)間，以便從輸出級(jí)402獲得邏輯正確的T和C信號(hào)。
在示例性的操怍情況下，數(shù)M號(hào)Llt被斷言至邏輯高狀態(tài)，其中由于長的 信號(hào) ，數(shù)據(jù)信號(hào)Llt具有長的轉(zhuǎn)換時(shí)間。作為響應(yīng)，^i目器I6斷言，出 節(jié)點(diǎn)brfc至邏#[姚態(tài)，晶體管T3抑制了、狄C上的U'J (glitch)，如絲 的話，以將它保持在邏輯低狀態(tài)。即使之前時(shí)鐘信號(hào)clkL就已經(jīng)很好激活 (active) ， bfrc和clkL_eff節(jié)點(diǎn)上的邏ftj綠態(tài)也^f吏或非門NOl在最小的延 遲W將、狄T斷言至邏輯高狀態(tài)。"' ;，信號(hào)(即、跌T和、狄C)充當(dāng)"微 力觸發(fā)(hair trigger)"信號(hào)并由脈沖信號(hào)組成，或者在充分受壓建立條件(fully stressed setup condition)下為"毛刺"。關(guān)于激發(fā)T或激發(fā)C中的未斷言的一個(gè) 的4^的抑制是轉(zhuǎn)換時(shí)間敏感的；然而，因?yàn)長lt的越長的輸入轉(zhuǎn)^^導(dǎo)致更好 的4J，J信號(hào)抑制，所以該敏感Jbl:有利的。
如果如所示的那樣，激發(fā)T獲得大于閾值電壓的電壓一段大于閾值持續(xù)時(shí)間 的時(shí)間，那么，輸出級(jí)402 (M而言，輸入晶體管T8和反相器18的上拉晶體 管T13的組合)通過將輸出節(jié)點(diǎn)T斷言至全軌(full raa )邏輯高狀態(tài)一勸目對(duì) 獨(dú)立輸入的樂辦^JL(例如約為50ps)而做出響應(yīng)。所以，輸出級(jí)402放大了信 號(hào)振度和持續(xù)時(shí)間。應(yīng)當(dāng)注意，反相器I8的上拉晶體管T13為輸出節(jié)點(diǎn)T提供 完全的上4區(qū)動(dòng)。
在輸出節(jié)點(diǎn)T處的狀態(tài)變4化后輸出級(jí)402按以下方式復(fù)位。節(jié)點(diǎn)B處于邏 輯高狀態(tài)，節(jié)點(diǎn)A處于邏4^氐狀態(tài)。首先，前進(jìn)信號(hào)變?yōu)榈鸵詥?dòng)復(fù)位操怍。節(jié) 點(diǎn)A響應(yīng)上拉(復(fù)位)晶體管T7的操怍，》b^即刻變?yōu)楦摺Ｔ诠?jié)點(diǎn)A和B處 的邏輯高狀態(tài)，迫使與非門NA2的輸出變?yōu)榈停?7的輸出變?yōu)楦?，開啟了下拉 晶體管TIO。因?yàn)門10使得輸出節(jié)點(diǎn)T降低，包括反相器19和110的反饋邏輯 赫4ff吏節(jié)點(diǎn)B斷氐。當(dāng)節(jié)點(diǎn)B斷氐時(shí)，與非門NA2和反轉(zhuǎn)器I7的輸出'l^i到 它們之前的狀態(tài)，從而下拉晶體管T10關(guān)斷，結(jié)^1^的復(fù)位糾。船，反相 器18的小的下拉晶體管T14將輸出節(jié)點(diǎn)T偏置到邏榭組態(tài)， 一旦主復(fù)位辦 的自限制持續(xù)時(shí)間已g時(shí)其充當(dāng)4朱持器。
雖然如參考M實(shí)施例所描述已M示出了本發(fā)明，但是;^4頁域的才ibMv員應(yīng)該理解，可以對(duì)本發(fā)明做出各種形式和細(xì)節(jié)的改變而不脫離本發(fā)明精神和范 圍。
權(quán)利要求
1.一種集成電路，包括數(shù)據(jù)節(jié)點(diǎn)和輸出節(jié)點(diǎn)；設(shè)置邏輯，耦合到所述數(shù)據(jù)節(jié)點(diǎn)和所述輸出節(jié)點(diǎn)，其中所述設(shè)置邏輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的狀態(tài)改變而改變所述輸出節(jié)點(diǎn)的狀態(tài)；復(fù)位晶體管，耦合到所述數(shù)據(jù)節(jié)點(diǎn)，所述復(fù)位晶體管響應(yīng)時(shí)序信號(hào)的轉(zhuǎn)換將所述數(shù)據(jù)節(jié)點(diǎn)復(fù)位至第一狀態(tài)；輸入晶體管，耦合到所述數(shù)據(jù)節(jié)點(diǎn)，所述輸入晶體管響應(yīng)接收的數(shù)據(jù)信號(hào)將所述數(shù)據(jù)節(jié)點(diǎn)斷言至第二狀態(tài)；復(fù)位邏輯，耦合在所述輸出節(jié)點(diǎn)與所述數(shù)據(jù)節(jié)點(diǎn)之間，其中如果所述輸出節(jié)點(diǎn)達(dá)到設(shè)置狀態(tài)，那么所述復(fù)位邏輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的復(fù)位將所述輸出節(jié)點(diǎn)復(fù)位到初始狀態(tài)，其中所述復(fù)位邏輯包括復(fù)位輸入節(jié)點(diǎn)；以及反饋邏輯，耦合在所述輸出節(jié)點(diǎn)與所述復(fù)位輸入節(jié)點(diǎn)之間，其中所述反饋邏輯限制所述復(fù)位邏輯的操作的持續(xù)時(shí)間。
2. 才財(cái)居權(quán)利要求1所述的集成電路，其中所述絲電路包括真/補(bǔ)產(chǎn)生器，所述真/補(bǔ)產(chǎn)生器包括真部^^Mp分； 所i^部分包括所述數(shù)據(jù)節(jié)點(diǎn)、輸出節(jié)點(diǎn)、iU邏輯、復(fù)位晶體管、輸入晶 體管、J^iiE輯以;5LgJti^辱；以及所述^Mp分包括對(duì)應(yīng)所i^部分的集成電路。
3. 才娥權(quán)利要求2所述的M電路，還包拾偏置晶體管，具有M^到所述數(shù)據(jù)節(jié)點(diǎn)的輸出和M^到所述4Mj5分中的補(bǔ)數(shù) 據(jù)節(jié)點(diǎn)的輸入，其中如果所述補(bǔ)數(shù)據(jù)節(jié)點(diǎn)改變狀態(tài)，那么所述偏置晶體管將所述 數(shù)據(jù)節(jié)點(diǎn)偏置到所述第一狀態(tài)。
4. 才娥權(quán)利要求1所述的絲電路，還包括偏置晶體管，具有旨到數(shù)據(jù)節(jié)點(diǎn)的輸出和旨到所述復(fù)位輸入節(jié)點(diǎn)的輸 入，其中在沒有所述數(shù)旨號(hào)的斷言的情況下，所述偏置晶體管在時(shí)序信號(hào)的轉(zhuǎn) 換之后將所述數(shù)據(jù)節(jié)點(diǎn)保持在所錄一狀態(tài)。
5. 根據(jù)權(quán)利要求1所述的絲電路，還包括偏置晶體管，l給到輸出節(jié)點(diǎn)，所述偏置晶體管將所述輸出節(jié)點(diǎn)偏置到所述 初始狀態(tài)。
6. 根據(jù)權(quán)利要求1所述的集成電路，還包括M^到所述數(shù)據(jù)節(jié)點(diǎn)的輸入級(jí)， 所述輸入級(jí)包括數(shù)據(jù)輸入，細(xì)文數(shù)刷言號(hào)； 時(shí)鐘輸入，絲收時(shí)鐘信號(hào)；第一邏輯門，具有M^到所述時(shí)鐘輸入的第一輸入、M^到所述數(shù)據(jù)輸入的 第ji^r入，以及輸出；至少第二邏輯門，具有M^到所述時(shí)鐘輸入的第一輸入，^^到所述第一邏 輯門的輸出的第>=^入，和M^到所述數(shù)據(jù)節(jié)點(diǎn)的輸出，其中所^一和第4 輯門的互連使所述時(shí)鐘信號(hào)i^it所述數(shù)據(jù)信號(hào)并^;斤述數(shù)據(jù)信號(hào)選通以建立相 互時(shí)鐘和數(shù)#^1。
7. —種真/補(bǔ)電路，包括 真/補(bǔ)產(chǎn)生器，其輸出真和4M言號(hào)； 脈沖產(chǎn)生器，向所述真/補(bǔ)產(chǎn)生器提供時(shí)鐘信號(hào)；鎖存器，其凈ic^以接收數(shù)據(jù)輸入信號(hào)并向所述真/補(bǔ)產(chǎn)生器輸出鎖存的數(shù) 據(jù)信號(hào)；旁iMt據(jù)路徑，向所述真/補(bǔ)產(chǎn)生器提供旁^t才^f言號(hào)；以及 選擇輸入，M到所述真/補(bǔ)產(chǎn)生器，所iii^擇輸入向所述真/補(bǔ)產(chǎn)生器提供 選擇信號(hào)以使所述真/補(bǔ)產(chǎn)生器在所述旁^^糾言號(hào)和鎖存的數(shù)據(jù)信號(hào)中進(jìn)行選擇，#^擇的信號(hào)作為用于所述真/補(bǔ)產(chǎn)生器產(chǎn)生所述真和斗Kt號(hào)的數(shù)據(jù)輸入信 號(hào)。
8. 才娥權(quán)利要求7所述的真/補(bǔ)電路，其中所幼/補(bǔ)產(chǎn)生器包拾 自復(fù)位動(dòng)態(tài)輸出級(jí)，其響應(yīng)接收的激發(fā)信號(hào)而產(chǎn)生真和4Kt號(hào)；以及 輸入級(jí)，其產(chǎn)生所m^信號(hào)，其中所述輸入勤，用多個(gè)邏輯門產(chǎn)生所微發(fā)信號(hào)，所述多個(gè)邏輯門在所述數(shù)據(jù)輸入信號(hào)與源自所述時(shí)鐘信號(hào)的派生時(shí)鐘信 號(hào)之間提供相互選通。
9. 才娥權(quán)利要求8所述的真/補(bǔ)電路，其中所述輸出級(jí)包括產(chǎn)生所述真信號(hào) 的真部#產(chǎn)生所述;^言號(hào)的對(duì)應(yīng)的41^分，其中所錄部分包括數(shù)據(jù)節(jié)點(diǎn)和輸出節(jié)點(diǎn)；i^邏輯，^^到所述數(shù)據(jù)節(jié)點(diǎn)和所述輸出節(jié)點(diǎn)，其中所述^j:邏輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的狀態(tài)改變而改變所述輸出節(jié)點(diǎn)的狀態(tài)；復(fù)位晶體管，^^到所述數(shù)據(jù)節(jié)點(diǎn)，所述復(fù)位晶體管響應(yīng)時(shí)序信號(hào)的轉(zhuǎn)換將 所述數(shù)據(jù)節(jié)點(diǎn)復(fù)位至第一狀態(tài)；輸入晶體管，^^到所述數(shù)據(jù)節(jié)點(diǎn)，所述輸入晶體管響應(yīng)接收的數(shù)拾ft號(hào)將 所述數(shù)據(jù)節(jié)點(diǎn)斷言至第4態(tài)；復(fù)^iE輯，M^在所述輸出節(jié)點(diǎn)與所述數(shù)據(jù)節(jié)點(diǎn)之間，其中如^^斤述輸出節(jié) 點(diǎn)iiiU設(shè)置狀態(tài)，那么所述復(fù)^iE輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的復(fù)位將所述輸出節(jié)點(diǎn)復(fù) ^JiJ初始狀態(tài)，其中所iiX^iE輯包括復(fù)位輸入節(jié)點(diǎn)；以及反饋邏輯，^^在所述輸出節(jié)點(diǎn)與所iCl位輸入節(jié)點(diǎn)之間，其中所i^^， 輯P艮制所述復(fù)^il輯的揭作的持續(xù)時(shí)間。
10. 才娥權(quán)利要求8所述的真/補(bǔ)電路，其中所述輸入級(jí)包括 數(shù)據(jù)輸入，絲W述數(shù)據(jù)輸入信號(hào)；時(shí)鐘輸入，絲,述時(shí)鐘信號(hào)；第一邏輯門，具有^^到所述時(shí)鐘輸入的第一輸入、^^到所述數(shù)據(jù)輸入的 第二^^入、第一數(shù)據(jù)輸出以及中間輸出；以及至少第二邏輯門，具有M^到所述時(shí)鐘輸入的第一輸入、^^到所i^一邏 輯門的所述中間輸出的第Ji^入、以^Jilt據(jù)輸出，其中輸入狀態(tài)共同斷言在 所^一和第二數(shù)據(jù)輸出中的僅僅一個(gè)處的'^C信號(hào)，其中所述第一和第二邏輯 門的互連使所迷時(shí)鐘信號(hào)選通所述數(shù)據(jù)信號(hào)并#>斤述數(shù)據(jù)信號(hào)選通以建立相互 時(shí)鐘和數(shù)^it。
11.根據(jù)權(quán)利要求8所述的真/補(bǔ)電路，其中所述輸出級(jí)包括脈沖寬度放大器，與較大脈沖H的所述^L信號(hào)的情;X4目比，所ii^沖tJb改大器對(duì)于較小脈沖 t^的所m^信號(hào)提供較大的脈沖寬^^大。
12. ^^5^'J要求7所述的真/補(bǔ)電路，還包括^^到所ii^/補(bǔ)產(chǎn)生器的屏蔽輸入，當(dāng)所狄蔽輸入被斷言時(shí)所錄/補(bǔ)產(chǎn)生器不能產(chǎn)生所述真和#|^言號(hào)。
13. —種賴器電路，包括 多個(gè)真/補(bǔ)電路，其中^個(gè)真/補(bǔ)電路包括真/補(bǔ)產(chǎn)生器，M出真和4Kt號(hào)； 脈沖產(chǎn)生器，向所述真/補(bǔ)產(chǎn)生器提供時(shí)鐘信號(hào)； 鎖存器，其蜂icM^以接收數(shù)據(jù)輸入信號(hào)并向所述真/補(bǔ)產(chǎn)生器輸出鎖存 的數(shù)據(jù)信號(hào)；旁i^t據(jù)5^圣，向所錄/補(bǔ)產(chǎn)生器提供旁i^lt滅號(hào)；以及 選擇輸入，M^到所述真/補(bǔ)產(chǎn)生器，所iii^擇輸入向所述真/補(bǔ)產(chǎn)生器 提供選擇信號(hào)以^^斤述真/補(bǔ)產(chǎn)生器在所述旁iMt據(jù)信號(hào)和鎖存的數(shù)據(jù)信號(hào)中進(jìn) 行選擇，^it擇的信號(hào)作為用于所述真/補(bǔ)產(chǎn)生器產(chǎn)生所述真和^Mt號(hào)的數(shù)據(jù)輸入 信號(hào)；多個(gè)M器1j L, M^^斤述真和^H言號(hào)并產(chǎn)生多個(gè)匹配線信號(hào)；以及 多個(gè)字線驅(qū)動(dòng)電路，其#^個(gè)^^以接》^斤述匹配線信號(hào)中的各自的一個(gè) 并產(chǎn)生字線信號(hào)。
14. 才緣權(quán)利要求13所述的絲器電路，其中所述真/補(bǔ)產(chǎn)生器包括 自復(fù)位動(dòng)態(tài)輸出級(jí)，其響應(yīng)接收的^l^信號(hào)產(chǎn)生所錄和外Ht號(hào)；以及 輸入級(jí)，其產(chǎn)生所i^bl信號(hào)，其中所述輸入勤，j用多個(gè)邏輯門產(chǎn)生所艦發(fā)信號(hào)，所述多個(gè)邏輯門在所述數(shù)據(jù)輸入信號(hào)與源自所述時(shí)鐘信號(hào)的派生時(shí)鐘信 號(hào)之間提供相互i^it。
15. 才娥權(quán)利要求14所述的絲器電路，其中所微出級(jí)包括產(chǎn)生所it^信 號(hào)的真部^產(chǎn)生所述^Ht號(hào)的對(duì)應(yīng)的4W分，其中所絲部分包括數(shù)據(jù)節(jié)點(diǎn)和輸出節(jié)點(diǎn)；iU邏輯，M到所述數(shù)據(jù)節(jié)點(diǎn)和所述輸出節(jié)點(diǎn)，其中所述iU邏輯響應(yīng)所 述數(shù)據(jù)節(jié)點(diǎn)的狀態(tài)改變而改變輸出節(jié)點(diǎn)的狀態(tài)；復(fù)位晶體管，^^到所述數(shù)據(jù)節(jié)點(diǎn)，所述復(fù)位晶體管響應(yīng)時(shí)序信號(hào)的轉(zhuǎn)換將 所述數(shù)據(jù)節(jié)點(diǎn)復(fù)位至第一狀態(tài)；輸入晶體管，耦合到所述數(shù)據(jù)節(jié)點(diǎn)，所述輸入晶體管響應(yīng)接收的數(shù)據(jù)信號(hào)將所述數(shù)據(jù)節(jié)點(diǎn)斷言至第4態(tài)；復(fù)^il輯，^^在所,出節(jié)點(diǎn)與所述數(shù)據(jù)節(jié)點(diǎn)之間，其中如^;斤述輸出節(jié) 點(diǎn)&'J設(shè)置狀態(tài)，那么所iiJjfiiC輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的復(fù)位將所述輸出節(jié)點(diǎn)復(fù) 4i^初始狀態(tài)，其中所i^J^iE輯包括復(fù)位輸入節(jié)點(diǎn)；以及反饋邏輯，^^在所述輸出節(jié)點(diǎn)與所ii^位輸入節(jié)點(diǎn)之間，其中所ii^饋邏 輯限制所^Ijfi^輯的操作的持續(xù)時(shí)間。
16. 根據(jù)權(quán)利要求14所述的M器電路，其中所述輸入級(jí)包括 數(shù)據(jù)輸入，細(xì)欠數(shù)據(jù)輸入信號(hào)；時(shí)鐘輸入，絲收時(shí)鐘信號(hào)；第一邏輯門，具有^^到所述時(shí)鐘輸入的第一輸入、^^到所述數(shù)據(jù)輸入的 第二:^入、第一數(shù)據(jù)輸出以及中間輸出；以及至少第二it輯門，具有^^到所述時(shí)鐘輸入的第一輸入、^^到所述第一邏 輯門的所述中間輸出的第^n^入、以^_=1^據(jù)輸出，其中輸入狀態(tài)共同斷言在 所^一和第^:據(jù)輸出中的僅僅一個(gè)處的^^信號(hào)，其中所述第一和第^il輯時(shí)鐘和數(shù)^i^it。
17. 根據(jù)權(quán)利要求14所述的絲器電路，其中所述輸出級(jí)包括脈沖t^i文大 器，與較大脈沖t^的所述^L^信號(hào)的情;X^目比，所述脈沖t^改大器對(duì)于較小 脈沖寬度的'^l信號(hào)提供較大的脈沖tJ^文大。
18. 根據(jù)權(quán)利要求13所述的M器電路，其中所i^/補(bǔ)產(chǎn)生器包括屏蔽輸 入，當(dāng)所^^蔽輸7^皮斷言時(shí)所述真/補(bǔ)產(chǎn)生器不能產(chǎn)生所^^和4Hf號(hào)。
19. 根據(jù)權(quán)利要求13所述的絲器電路，其中所述多個(gè)賴器狄包括多個(gè) 內(nèi)容可尋iih^器狄。
20. 根據(jù)權(quán)利要求19所述的賴器電路，還包括隨才;14^##器，具有數(shù)目對(duì)應(yīng)于所述多個(gè)內(nèi)容可尋iiL4^器狄的多個(gè)條 目，其中所述多個(gè)條目中的#-個(gè)條目接收由所述多個(gè)字線驅(qū)動(dòng)電路產(chǎn)生的所述 字線信號(hào)中的一個(gè)。
21. 才財(cái)居權(quán)利要求13所述的賴器電路，其中所述絲器電路包括有效-至-真實(shí)地址轉(zhuǎn)M。
22、 一種處理器，包括 高速緩存絲器，其輛多個(gè)真實(shí)i^止； 多個(gè)^U亍單元，用于^f亍指令；指令排序單元，其^^斤述高速緩存M器取指令以用于^U亍單iL^行；以及 有效-至-真實(shí)地址轉(zhuǎn)^4，其將有皿址轉(zhuǎn)換到真實(shí)地址以允許訪問所述高 速緩存賴器，所述有效-至4實(shí)^^止轉(zhuǎn)絲包括多個(gè)真/補(bǔ)電路，其中^""個(gè)所幼/補(bǔ)電路包括 真/補(bǔ)產(chǎn)生器，其輸出真和4M言號(hào)； 脈沖產(chǎn)生器，向所述真/補(bǔ)產(chǎn)生器提供時(shí)鐘信號(hào)； 鎖存器，^^給以接收數(shù)據(jù)輸入信號(hào)并向所ii^/補(bǔ)產(chǎn)生器輸出鎖 存的數(shù)l^f言號(hào)；旁i^t據(jù)i^圣，向所述真/補(bǔ)產(chǎn)生器提供旁 ^制言號(hào)；以及 選擇輸入，齡到所述真/補(bǔ)產(chǎn)生器，所^i^擇輸入向所述真/補(bǔ)產(chǎn) 生器提^^擇信號(hào)以使所述真/補(bǔ)產(chǎn)生器在所述旁iMtl^言號(hào)和鎖存的數(shù)^f言號(hào) 中進(jìn)行選擇,^i4擇的信號(hào)作為用于所述真/補(bǔ)產(chǎn)生器產(chǎn)生所述真和4Mt號(hào)的數(shù)據(jù) 輸入信號(hào)；多個(gè)內(nèi)容可尋iit^器UL,用于^ft有皿址，其中所述多個(gè)內(nèi)容可 尋址務(wù)賭器l^接Jli^斤述真和4M言號(hào)并響應(yīng)輸入的有效地址產(chǎn)生多個(gè)匹配線信 號(hào)；多個(gè)字線驅(qū)動(dòng)電路，其f個(gè),ic^合以接收所述匹配線信號(hào)中的各自的 一個(gè)并產(chǎn)生字線信號(hào)；隨才;l4^^器，具有數(shù)目對(duì)應(yīng)于所述多個(gè)內(nèi)容可尋iib^器a的多 個(gè)條目，其中所述多個(gè)條目中的^-"個(gè)條目接收由所述多個(gè)字線驅(qū)動(dòng)電路中的一 個(gè)產(chǎn)生的各自的字線信號(hào)。
23. 根據(jù)權(quán)利要求22所述的處理器，其中所述真/補(bǔ)產(chǎn)生器包括 自復(fù)位動(dòng)態(tài)輸出級(jí)，其響應(yīng)接收的激發(fā)信號(hào)產(chǎn)生所錄和^M言號(hào)；以及 輸入級(jí)，其產(chǎn)生所iim^f言號(hào)，其中所述輸入勤'J用多個(gè)邏輯門產(chǎn)生所m發(fā)信號(hào)，所述多個(gè)邏輯門在所述數(shù)據(jù)輸入信號(hào)與源自所述時(shí)鐘信號(hào)的派生時(shí)鐘信號(hào)之間4^^相互i4it信號(hào)。
24. 才^t權(quán)利要求23所述的處理器，其中所述輸出級(jí)包括產(chǎn)生所述真信號(hào)的真部姊產(chǎn)生所述4Hf言號(hào)的對(duì)應(yīng)的4h^分，其中所述真部分包括 數(shù)據(jù)節(jié)點(diǎn)和輸出節(jié)點(diǎn)；iU邏輯，耦合到所述數(shù)據(jù)節(jié)點(diǎn)和所述輸出節(jié)點(diǎn)，其中所述沒置邏輯響應(yīng)所 述數(shù)據(jù)節(jié)點(diǎn)的狀態(tài)改變而改變輸出節(jié)點(diǎn)的狀態(tài)；復(fù)位晶體管，^^到所述數(shù)據(jù)節(jié)點(diǎn)，所述復(fù)位晶體管響應(yīng)時(shí)序信號(hào)的轉(zhuǎn)換將 所述數(shù)據(jù)節(jié)點(diǎn)復(fù)位至第一狀態(tài)；輸入晶體管，^^到所述數(shù)據(jù)節(jié)點(diǎn)，所述輸入晶體管響應(yīng)接收的數(shù)據(jù)信號(hào)將 所述數(shù)據(jù)節(jié)點(diǎn)斷言至第4態(tài)；復(fù)4iiE輯，^^在所述輸出節(jié)點(diǎn)與所述數(shù)據(jù)節(jié)點(diǎn)之間，其中如^^斤述輸出節(jié) 點(diǎn)ii5"iU狀態(tài)，那么所^1^￡輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的復(fù)位將所述輸出節(jié)點(diǎn)復(fù) 位到初始狀態(tài)，其中所^l^iE輯包括復(fù)位輸入節(jié)點(diǎn)；以及反饋邏輯，M^在所述輸出節(jié)點(diǎn)與所ii^位輸入節(jié)點(diǎn)之間，其中所iL^饋邏 輯限制所ii^l^iE4耳的操怍的持續(xù)時(shí)間。
25. 才Nt權(quán)利要求23所述的處理器，其中所述輸入級(jí)包括 數(shù)據(jù)輸入，絲收數(shù)據(jù)輸入信號(hào)；時(shí)鐘輸入，絲收時(shí)鐘信號(hào)；第一邏輯門，具有^^到所述時(shí)鐘輸入的第一輸入、^^到所述數(shù)據(jù)輸入的 第二_%入、第一數(shù)振輸出以及中間輸出；以及至少第二^iC輯門，具有^^到所述時(shí)鐘輸入的第一輸入、^^到所述第一邏 輯門的所述中間輸出的第-r^入、以^J^t據(jù)輸出，其中輸入狀態(tài)共同斷言在 所述第一和第二教據(jù)輸出中的僅僅一個(gè)處的緣汰信號(hào)，其中所^一和第二^E輯時(shí)鐘和數(shù)^itii。
26. 才娥權(quán)利要求23所述的處理器，其中所述輸出級(jí)包括脈沖寬;ti文大器，與較大樂辦t變的所述^b^信號(hào)的情;X4目比，所述脈沖^ ^^故大器對(duì)于較小脈沖寬度的激發(fā)信號(hào)提^^大的脈沖寬度放大。
全文摘要
本發(fā)明涉及一種集成電路，其包括數(shù)據(jù)節(jié)點(diǎn)、輸出節(jié)點(diǎn)、以及耦合到所述數(shù)據(jù)節(jié)點(diǎn)和所述輸出節(jié)點(diǎn)的設(shè)置邏輯。所述設(shè)置邏輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的狀態(tài)的改變而改變所述輸出節(jié)點(diǎn)的狀態(tài)。所述集成電路還包括耦合到所述數(shù)據(jù)節(jié)點(diǎn)的復(fù)位晶體管，所述復(fù)位晶體管響應(yīng)時(shí)序信號(hào)的轉(zhuǎn)換將所述數(shù)據(jù)節(jié)點(diǎn)復(fù)位到第一狀態(tài)、耦合到所述數(shù)據(jù)節(jié)點(diǎn)的輸入晶體管，所述輸入晶體管響應(yīng)接收的數(shù)據(jù)信號(hào)將所述數(shù)據(jù)節(jié)點(diǎn)斷言至第二狀態(tài)、以及耦合在所述輸出節(jié)點(diǎn)與所述數(shù)據(jù)節(jié)點(diǎn)之間的復(fù)位邏輯。如果所述輸出節(jié)點(diǎn)達(dá)到設(shè)置狀態(tài)，第一復(fù)位邏輯響應(yīng)所述數(shù)據(jù)節(jié)點(diǎn)的復(fù)位將所述輸出節(jié)點(diǎn)復(fù)位到初始狀態(tài)。所述集成電路還包括耦合在所述輸出節(jié)點(diǎn)與所述復(fù)位邏輯的復(fù)位輸入節(jié)點(diǎn)之間的反饋邏輯，所述反饋邏輯限制了所述復(fù)位邏輯的操作的持續(xù)時(shí)間。
文檔編號(hào)H03K5/153GK101197562SQ20071019447
公開日2008年6月11日 申請(qǐng)日期2007年11月14日 優(yōu)先權(quán)日2006年12月7日
發(fā)明者E·希旺 申請(qǐng)人:國際商業(yè)機(jī)器公司