專利名稱：利用cmos晶體管設(shè)計(jì)的模擬概率與門電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)與信息處理及集成電路設(shè)計(jì)領(lǐng)域。 背景4支術(shù)
在數(shù)字通信系統(tǒng)中，，為了克服信道干擾， 一般都采用糾錯(cuò)碼編解碼器。糾錯(cuò)碼的解碼從 數(shù)學(xué)角度看有代數(shù)解碼和概率解碼兩種方式。從電路實(shí)現(xiàn)形式上看一般都采用數(shù)字電路實(shí)現(xiàn), 糾錯(cuò)碼解碼器。數(shù)字電路與代數(shù)解碼配合得很好，但對(duì)于概率解碼用數(shù)字電路實(shí)現(xiàn)起來(lái)比較復(fù)雜。
用模擬電路實(shí)現(xiàn)糾錯(cuò)碼的解碼，其數(shù)學(xué)基礎(chǔ)是概率解碼算法，動(dòng)機(jī)主要有以下幾方面 一是隨著通信速率的提高，用數(shù)字電路實(shí)現(xiàn)的糾錯(cuò)碼解碼器越來(lái)越不能滿足速度的要求，需 要充分利用模擬電路高速的優(yōu)勢(shì)；二是由于通信中特別是移動(dòng)通信中要求低功耗，需要通過 新型的電路設(shè)計(jì)減少電路功耗。三是一直以來(lái)，我們都知道代數(shù)編解碼理論與數(shù)字VLSI之間 配合得很好。通用的數(shù)字電路(二進(jìn)制存儲(chǔ)單元和邏輯門)適于有限域的代數(shù)運(yùn)算。然而， 這種配合在類似于維特比解碼中所用的概率解碼技術(shù)中卻不合適。事實(shí)上，實(shí)現(xiàn)高速的維特 比解碼器要比相同比特率的BCH解碼器大相當(dāng)多的芯片面積。這種情況在Turbo碼和低密度 校驗(yàn)碼中更加突出。首先，維特比解碼中的最小和算法被和積算法:f又代，特別是等同于貝葉 斯網(wǎng)絡(luò)中的概率傳播，更加不適合于數(shù)字電路的實(shí)現(xiàn)。其次，解碼有迭代過程(相同的計(jì)算 重復(fù)多次)，使得要進(jìn)行很多的操作，用數(shù)字電路實(shí)現(xiàn)很繁瑣。
因此需要考慮用模擬電路實(shí)現(xiàn)概率解碼，關(guān)鍵是基于合適的算法和設(shè)計(jì)相應(yīng)的單元模擬 電路。和積算法適于用模擬VLSI實(shí)現(xiàn)，這種模擬解碼器的主要優(yōu)點(diǎn)是迭代沒有了，解碼器是 一個(gè)異步的電子網(wǎng)絡(luò)，速度快，功耗低。
本發(fā)明的優(yōu)點(diǎn)是，基于和積算法設(shè)計(jì)了一種采用M0S管的模擬概率與門單元電路，利用 這個(gè)單元電路以及其它種類的概率門電路可以構(gòu)造Turbo碼，巻積格碼，低密度校驗(yàn)碼等類 似碼的模擬解碼器。
一般而言，模擬電路對(duì)晶體管的偏差敏感，易受噪聲的干擾，受溫度的影響，電路設(shè)計(jì) 復(fù)雜。但如果充分利用晶體管的非線性，通過系統(tǒng)設(shè)計(jì)，達(dá)到整體的精確，而局部或單個(gè)晶 體管的不精確，并不影響整個(gè)電路工作的精確性。同時(shí)由于是直接把和積算法映射到晶體管 電路，電路本身具有相應(yīng)的網(wǎng)格結(jié)構(gòu)，便于模塊化設(shè)計(jì)，減少了模擬概率解碼器的LSI實(shí)現(xiàn) 的設(shè)計(jì)復(fù)雜程度，為解碼器的實(shí)用化創(chuàng)造了條件
發(fā)明內(nèi)容
本發(fā)明的內(nèi)容是利用M0S晶體管處于亞閾值模式時(shí)的特性，設(shè)計(jì)出用于概率傳播計(jì)算 的各種概率門電路。概率與門與數(shù)字電路中的邏輯與門相對(duì)應(yīng)，邏輯與門的輸入輸出是代表 邏輯值0或1的電壓信號(hào)，概率與門的是輸入輸出是代表概率值的電流信號(hào)。
代數(shù)解碼器首先要^4矣收的解調(diào)信號(hào)(代表0， 1值的實(shí)際波形信號(hào)，也稱為軟比特信號(hào))， 通過判決電路，判決出是O或l,以電壓形式輸出，稱為硬比特信號(hào)，再通過各種數(shù)字邏輯 電路，進(jìn)行解碼。缺點(diǎn)是判決時(shí)僅利用采樣點(diǎn)進(jìn)行判決，存在誤差，解(譯)碼速度慢，功 耗大，且對(duì)于需要迭代譯碼時(shí)，用數(shù)字電路不易實(shí)現(xiàn)。
概率譯碼是直接利用接收到的軟比特信號(hào)進(jìn)行通過概率門進(jìn)行概率計(jì)算實(shí)現(xiàn)譯碼，譯碼 完成后，再利用判決電路，判決出硬比特信號(hào)，提供給后級(jí)的數(shù)字電路。概率譯碼采用模擬 電路實(shí)現(xiàn)，計(jì)算時(shí)類似于濾波電路，速度快，功耗低，對(duì)于迭代計(jì)算容易實(shí)現(xiàn)，且抗干擾能 力不比相應(yīng)的數(shù)字電路差。
概率與門可形成固定的模塊，在設(shè)計(jì)譯碼電路時(shí)可像利用邏輯與門設(shè)計(jì)數(shù)字電路一樣方 便，克服了模擬電路設(shè)計(jì)煩瑣的弊端。
具體實(shí)施例方式
本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的主要由電流輸入、輸出電路和模擬乘法器電 路等組成。利用輸入、輸出的電流值大小代表輸入、輸出的概率值，通過電路的不同結(jié)構(gòu)形 式實(shí)現(xiàn)概率的與計(jì)算。利用MOS晶體管晶體管，設(shè)計(jì)了代表A路、B路的電流輸入電路，代 表F路的電流輸出電路，以及利用電流值進(jìn)行概率與計(jì)算的模擬電路。在功能上實(shí)現(xiàn)輸出的 概率值是兩路輸入概率值的與結(jié)果。 本發(fā)明的優(yōu)點(diǎn)是
1. 模擬乘法器單元的M0S管工作于亞閾值狀態(tài)，電壓和電流之間具有類似于雙極性三 極管的指數(shù)特性。實(shí)現(xiàn)乘法的電路結(jié)構(gòu)簡(jiǎn)單，利用一個(gè)M0S管就可實(shí)現(xiàn)兩路電流的乘法關(guān)系。
2. 由于是利用單管實(shí)現(xiàn)乘法計(jì)算，在芯片設(shè)計(jì)時(shí)，占用的芯片面積小，設(shè)計(jì)相對(duì)簡(jiǎn)單， 便于大規(guī)模集成電路的實(shí)現(xiàn)。
3. 當(dāng)M0S管工作于亞闊值狀態(tài)時(shí)，工作電流極小，電路的功耗極低，在通信電路的芯 片設(shè)計(jì)，特別是移動(dòng)通信電路芯片設(shè)計(jì)時(shí)，功耗低具有特別重要的意義，在某些場(chǎng)合，低功 耗是必須的要求，減少整機(jī)的耗電，具有很大的實(shí)用價(jià)值。
4. 本發(fā)明設(shè)計(jì)的模擬概率與門電路的輸入、輸出接口采用的是威爾遜電流源電路，與 普通的電流源電路相比，具有更高的電流復(fù)制精度，同時(shí)釆用電流源電路設(shè)計(jì)便于各種概率 門電路之間的互聯(lián)，便于設(shè)計(jì)大規(guī)模的模擬解碼器芯片電路。
5. 本發(fā)明設(shè)計(jì)的模擬概率與門電路是通用的模擬概率計(jì)算電路，可廣泛應(yīng)用于Turbo碼, 巻積格碼，低密度校驗(yàn)碼等類似碼的模擬解碼器設(shè)計(jì)中。
6. 利用本發(fā)明設(shè)計(jì)的模擬概率與門電路實(shí)現(xiàn)的模擬解碼器屬于軟判決譯碼器，與傳統(tǒng)的 數(shù)字電路實(shí)現(xiàn)的硬判決譯碼器相比，在相同信噪比的條件下，具有2-3dB的軟判決譯碼增益。 或者在相同的譯碼增益條件下，具有更低的誤碼率。7.目前神經(jīng)網(wǎng)絡(luò)電路設(shè)計(jì)大多采用模擬電路實(shí)現(xiàn)，本發(fā)明設(shè)計(jì)的模擬概率門電路也可應(yīng) 用于神經(jīng)網(wǎng)絡(luò)芯片設(shè)計(jì)中。


下面結(jié)合附圖和實(shí)施例進(jìn)一步詳細(xì)說(shuō)明 圖1為本發(fā)明框圖。
本發(fā)明模擬概率與門電路的工作過程是兩路輸入分別為A路和B路，每路輸入有兩個(gè) 端口，以電流的形式分別代表了該路信號(hào)為邏輯0或1的概率值，輸出電路為F路，也有兩 個(gè)端口 ，以電流的形式代表了輸出為邏輯0或1的概率值，輸入四路電流信號(hào)，利用MO,S管 指數(shù)特性實(shí)現(xiàn)乘加關(guān)系，使輸出的兩路電流分別等于輸入電流的計(jì)算結(jié)果，在功能上實(shí)現(xiàn)概 率值的與運(yùn)算，同時(shí)在輸入、輸出采用威爾遜電流源電路，便于與其它模擬概率門電路的級(jí) 聯(lián)，可實(shí)現(xiàn)大規(guī)模的模擬解碼芯片設(shè)計(jì)以及其它神經(jīng)網(wǎng)絡(luò)芯片的設(shè)計(jì)。
圖2為本發(fā)明電路原理圖。
圖中符號(hào)說(shuō)明如下
Ml-M6 —六個(gè)NMOS管，六個(gè)乘法計(jì)算單元。 M7-M9—三個(gè)NMOS管，構(gòu)成威爾遜電流鏡電路。 M10-M12—三個(gè)NMOS管，構(gòu)成威爾遜電流4竟電路。 M13-M15—三個(gè)PMOS管，構(gòu)成威爾遜電流鏡電路。 M16-M18—三個(gè)PMOS管，構(gòu)成威爾遜電流鏡電路。 M19-M21—三個(gè)PMOS管，構(gòu)成威爾遜電流鏡電路。 M22-M24—三個(gè)PMOS管，構(gòu)成威爾遜電流鏡電路。 VCC—正電源 V1 —V4—四個(gè)點(diǎn)的工作電壓
-/4 一四條線上的工作電流
/。。一A路輸入信息為0的概率電流值
/。, 一A路輸入信息為1的概率電流值
/6。 一B路輸入信息為0的概率電流值
B路輸入信息為1的概率電流值
/,。一F路輸出信息為0的概率電流值
/^一F路輸出信息為1的概率電流值
在圖2中，M,-似6六個(gè)NM0S管構(gòu)成六個(gè)乘法計(jì)算單元，都是工作在亞閾值狀態(tài)，因
此其電流、電壓具有下列的指數(shù)關(guān)系式中^是闊值電壓，&=i::r ，乙。和常數(shù)"是工藝參數(shù)，其典型值分別為/加《20"^ ，
" 1.5。在式(l)中，當(dāng)^5>3^時(shí)，e /(/'*項(xiàng)可以忽略。^7as=0，則式(l)可簡(jiǎn)化為
<formula>formula see original document page 6</formula>根據(jù)式(2)和圖2可知 /,=
<formula>formula see original document page 6</formula>在設(shè)計(jì)時(shí)使M，與M^ M,與Ma具有相同的工藝參數(shù)和寬長(zhǎng)比，即:
<formula>formula see original document page 6</formula><formula>formula see original document page 7</formula>并由圖2可知 把(14)式的兩邊都除以上式，得到<formula>formula see original document page 7</formula>根據(jù)概率論的知識(shí)，可設(shè)； (/ = 0) = 2 (表示/ = 0的概率)，； 0 = 0)=<formula>formula see original document page 7</formula>分析(19) (20)式與數(shù)字電路里與門(/ = ^)的形式相似，因而可稱為概率與門。 但二者有本質(zhì)的區(qū)別，數(shù)字與門的輸入輸出是0或1的邏輯值，而這里的概率與門的輸入輸出 是以電流形式表現(xiàn)的概率值(是小于1的非負(fù)實(shí)數(shù))。M7-M9三個(gè)NMOS管以及M10-M12、 M13-M15、 M16-M18分別構(gòu)成四組威爾遜電流鏡電路，構(gòu)成模擬概率與門電路的在輸入輸出部 分。采用威爾遜電流鏡電路不僅便于各種概率門電路之間的級(jí)聯(lián)，而且與簡(jiǎn)單的兩管電流鏡 相比，可以提高電流鏡的電流復(fù)制精度，具有更強(qiáng)的電路抗干擾能力。VCC為正電源，電壓可為5V或3V。
權(quán)利要求
1.一種名為利用CMOS(互補(bǔ)-金屬-氧化物-半導(dǎo)體)晶體管設(shè)計(jì)的模擬概率與門電路。主要由電流輸入、輸出電路和模擬乘法器電路等組成。利用輸入、輸出的電流值大小代表輸入、輸出的概率值，通過電路的不同結(jié)構(gòu)形式實(shí)現(xiàn)概率的與計(jì)算。其特征在于利用CMOS晶體管，設(shè)計(jì)了代表A路、B路的電流輸入電路，代表F路的電流輸出電路，以及利用電流值進(jìn)行概率與計(jì)算的模擬電路。在功能上實(shí)現(xiàn)輸出的概率值是兩路輸入概率值的與結(jié)果。形式上類似于數(shù)字電路中的邏輯與門。但二者有本質(zhì)的不同，概率與門的輸入輸出信號(hào)是代表概率值的電流信號(hào)，數(shù)字與門的輸入輸出是代表邏輯值0或1的電壓信號(hào)。概率與門可廣泛用于電子神經(jīng)網(wǎng)絡(luò)計(jì)算和數(shù)字通信領(lǐng)域里的信道解碼計(jì)算以及其它需要概率計(jì)算的芯片設(shè)計(jì)中，是模塊化的電路結(jié)構(gòu)，便于設(shè)計(jì)與級(jí)聯(lián)。利用模擬電路的特性實(shí)現(xiàn)概率計(jì)算，比采用數(shù)字電路，在速度上或功耗上可提高兩個(gè)數(shù)量級(jí)。
2. 根據(jù)權(quán)利要求1所述的利用CMOS晶體管設(shè)計(jì)的模擬概率與門電路，其特征在于輸 入輸出電路采用威爾遜電流鏡電路，不僅使電流的復(fù)制精度高，同時(shí)提高了電路的抗干擾能 力。
3. 根據(jù)權(quán)利要求1所述的利用CMOS晶體管設(shè)計(jì)的模擬概率與門電路，其特征在于利 用CMOS晶體管工作在亞閾值狀態(tài)的特性，實(shí)現(xiàn)了新型的模擬乘法器電路，采用的CMOS晶體 管少，工作電流極小，電路功耗小。
4. 根據(jù)權(quán)利要求1所述的利用CMOS晶體管設(shè)計(jì)的模擬概率與門電路，其特征在于概 率與運(yùn)算時(shí)所用的加法計(jì)算，采用電流線與相加的方式，不僅減少了晶體管，而且電路工作 可靠穩(wěn)定。
5. 根據(jù)權(quán)利要求1所述的利用CMOS晶體管設(shè)計(jì)的模擬概率與門電路，其特征在于本 電路作為模塊化電路，在與其它概率門電路級(jí)聯(lián)時(shí)，采用電流鏡級(jí)聯(lián)方式，簡(jiǎn)單方便，便于 大規(guī)模集成電路的設(shè)計(jì)。
全文摘要
一種利用CMOS晶體管設(shè)計(jì)的模擬概率與門電路。主要由電流鏡電路和模擬乘法器電路組成。利用輸入、輸出的電流值大小代表輸入、輸出的概率值，通過電路的不同結(jié)構(gòu)形式實(shí)現(xiàn)概率的與計(jì)算，本概率與門電路可應(yīng)用于電子神經(jīng)網(wǎng)絡(luò)計(jì)算和數(shù)字通信領(lǐng)域里的信道解碼計(jì)算。使得這些計(jì)算在速度、功耗兩方面比采用傳統(tǒng)的數(shù)字邏輯門電路提高兩個(gè)數(shù)量級(jí)。本電路是模塊化電路，可廣泛應(yīng)用生物、數(shù)字通信以及其它需要概率計(jì)算的芯片設(shè)計(jì)中。
文檔編號(hào)H03K19/20GK101404493SQ20071018788
公開日2009年4月8日 申請(qǐng)日期2008年2月5日 優(yōu)先權(quán)日2008年2月5日
發(fā)明者楊曙輝 申請(qǐng)人:楊曙輝