專利名稱：恒流電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種恒流電路。
背景技術(shù)：
圖3表示現(xiàn)有恒流電路的一個例子(例如，參照以下所示的專利文獻1的圖1)。另外，恒流電路應(yīng)用于例如生成增益可變放大器(例如，參照以下所示專利文獻2)的基準電流的電路等中。
首先，節(jié)點OUT1是運算放大器13的輸出和N型MOS晶體管N6的柵電極之間的節(jié)點，節(jié)點OUT2是電阻元件R2和N型MOS晶體管N6的漏電極之間的節(jié)點，節(jié)點OUT3是P型MOS晶體管P5的漏電極和電阻元件R3之間的節(jié)點。
自輸入端子IN對運算放大器13的非反相輸入端子(+)施加輸入電壓VIN，對其反相輸入端子(-)施加節(jié)點OUT3中的節(jié)點電壓VOUT3。運算放大器13的輸出電壓，換言之，節(jié)點OUT1中的節(jié)點電壓VOUT1施加在N型MOS晶體管N6的柵電極。對P型MOS晶體管P5、P6的源電極施加電源電壓VDD，對其柵電極施加節(jié)點OUT2中的節(jié)點電壓VOUT2。對P型MOS晶體管P5的漏電極施加節(jié)點電壓VOUT3。對電阻元件R2的一方端子供給電源電壓VDD，另一方端子施加節(jié)點電壓VOUT2。對N型MOS晶體管N6的漏電極施加節(jié)點電壓VOUT2，其源電極施加接地電壓VSS。
在所述構(gòu)成中，運算放大器13將輸入電壓V1N和節(jié)點電壓VOUT3進行比較，并且將對應(yīng)于該差值的輸出電壓(節(jié)點電壓VOUT1)施加在N型MOS晶體管N6的柵電極。N型MOS晶體管N6，通過在電阻元件R2中流過對應(yīng)于柵漏極間電壓Vgs的漏極電流Id，使在電子元件R2上產(chǎn)生壓降(＝R2×Id)。結(jié)果，在節(jié)點OUT2處產(chǎn)生節(jié)點電壓VOUT2。
另外，該節(jié)點電壓VOUT2被施加到P型MOS晶體管P5的柵電極。因此，P型MOS晶體管P5通過在電阻元件R3中流過與柵源極間電壓Vgs對應(yīng)的漏極電流Id，使在電阻元件R3上產(chǎn)生壓降(＝R3×Id)。結(jié)果，在節(jié)點OUT3產(chǎn)生節(jié)點電壓VOUT3，并反饋到運算放大器13的反相輸入端子(-)。
圖3所示的現(xiàn)有恒流電路，通過所述一系列的動作，進行調(diào)整以使輸入電壓VIN和節(jié)點電壓VOUT3為相同電平。另外，在P型MOS晶體管P5中，因為其柵電極和其漏電極可以獨立地控制，所以，其漏極電流或進一步說，電阻元件R3的壓降不受限制。因此，如圖4所示，表示了輸入電壓VIN的電平上升，同時由電阻元件R2的壓降而決定的節(jié)點電壓VOUT2的電平將持續(xù)下降，相反，由電阻元件R3的壓降所決定的節(jié)點電源VOUT3的電平將持續(xù)上升的特性。這樣，輸入電壓VIN的電壓設(shè)定范圍與運算放大器13的可動作范圍相等，能夠確保很寬的輸入電壓設(shè)定范圍。
但是，本發(fā)明者實施了用于驗證圖3所示的現(xiàn)有恒流電路所對應(yīng)的圖5所示的恒流電路200的動作的電路模擬。另外，圖6是表示該模擬結(jié)果的圖。
圖5所示的恒流電路200中的差動放大部20，與圖3所示的運算放大器13對應(yīng)，偏置部10生成用于驅(qū)動差動放大部20等的后級電路的各個晶體管的偏置。另外，輸出電流生成部30由與N型MOS晶體管N6的漏電極側(cè)連接的電阻元件R2、電阻元件R2的壓降施加給柵電極的P型MOS晶體管P5、P6構(gòu)成，其生成輸出電流Iout作為P型MOS晶體管P6的漏極電流。并且，反饋電壓生成部60將電阻元件R3與P型MOS晶體管P5的漏電極側(cè)連接，將作為其連接部的節(jié)點OUT3中的節(jié)點電壓VOUT3(反饋電壓)，反饋到與運算放大器13的反相輸入端子對應(yīng)的N型MOS晶體管N2的柵電極。
圖6(a)表示各個節(jié)點電壓VIN1～3相對輸入電壓VIN的響應(yīng)波形，圖6(b)是表示相對于輸入電壓VIN由輸出端子OUT輸出的輸出電流IOUT的響應(yīng)波形的圖。
如圖6(a)所示，表示了節(jié)點電壓VOUT2、VOUT3在輸入電壓VIN超過規(guī)定閾值(在圖6的狀態(tài)下，輸入電壓VIN為0.90V左右)時，電位急劇變化特性，可確認沒有如圖4所示那樣，相對輸入電壓VIN表現(xiàn)出線性的控制響應(yīng)。并且，可確認節(jié)點電壓VOUT1也同樣是非線性控制響應(yīng)。結(jié)果，如圖6(b)所示，對于輸出電流IOUT也是非線性的控制響應(yīng)。
這里，N型MOS晶體管N6和P型MOS晶體管P5將節(jié)點電壓VOUT1作為輸入電壓，將節(jié)點電壓VOUT3作為輸出電壓，構(gòu)成所謂的2級放大電路。即，意味著差動發(fā)大部20的反饋路徑中包括高增益的2級放大電路。這里，眾所周知，在所謂波特圖上，隨著增益升高，相應(yīng)地相位余度(增益為0dB時、相位達到-180°之前存在多少余度的指標)越不足，因此如果不進行適當?shù)南辔谎a償，則差動放大部20的輸出可能振蕩。
因此，為了避免差動放大部20的輸出振蕩，想到了降低N型MOS晶體管N6與P型MOS晶體管P5的各自增益，即降低各互導(dǎo)(mutualconductance)gm(表示輸出電流相對于輸入電壓的關(guān)系的傳遞特性)的對策。這里，互導(dǎo)gm一般用下面的式(1)表示。因此，為了降低N型MOS晶體管N6和P型晶體管MOS晶體管P5的各gm，必須減小各個晶體管尺寸比(W/L)。
gm＝ΔId/ΔVgs＝(W/L)·μn·Cox·Vd……式(1)其中，L溝道長度，W溝道寬度，Id漏極電流，μn遷移率，Vgs柵源極間電壓，Cox氧化膜的靜電電容。
這里，為了降低N型MOS晶體管N6與P型MOS晶體管P5的晶體管尺寸比(W/L)，例如，在增大各晶體管的溝道長度L時，作為其代價，必須升高應(yīng)該對N型MOS晶體管N6和P型MOS晶體管P5的各柵電極所施加的柵極電壓的電平。升高柵極電壓的電平，相應(yīng)地，也必須升高電源電壓VDD的電平。這樣，在降低N型MOS晶體管N6與P型MOS晶體管P5的各gm時，相應(yīng)地對各晶體管需要施加高電平的動作電壓，并且如果電源電壓VDD的電平不高，則可能產(chǎn)生不動作的問題。另外，并不局限于恒流電路，以低電壓電源驅(qū)動安裝在電子設(shè)備中的電路是時代的要求。
另外，為了避免差動放大部20的輸出的振蕩，首先，考慮的對策是降低差動放大部20自身的增益。在圖5所示的恒流電路200中，差動放大部20的N型MOS晶體管對(N1、N2)的源電極側(cè)分別設(shè)置有電阻元件R3、R4。但是，伴隨著設(shè)置電阻元件R3、R4，由于電阻元件R3、R4的兩端電壓，增加了差動放大部20的輸出偏置，使得對差動放大部20的兩個輸入的偏差的補償能力降低。隨著該偏置的增加，難以將最終得到的輸出端子OUT的輸出電流IOUT調(diào)整到規(guī)定的設(shè)定電流。進而，即使設(shè)置電阻元件R3、R4降低差動放大部20自身的增益，由于N型MOS晶體管N6和P型MOS晶體管P5的2級放大電路至少具有超過“1(0dB)”的增益，所以還是存在相位余度不足。因此，如果在差動放大部20的輸出和其反饋輸入之間存在數(shù)飛托～數(shù)十飛托(Femto)左右的寄生電容，就可能存在導(dǎo)致振蕩的問題。
專利文獻1專利第3423634號公報專利文獻2特開2004-120306號公報發(fā)明內(nèi)容本發(fā)明目的在于，提供一種抑制振蕩動作的同時能夠以低電壓工作的恒流電路。
本發(fā)明主要解決所述問題，在生成與輸入電壓對應(yīng)的一定輸出電流的恒流電路中，具有差動放大部，其被施加所述輸入電壓和作為其比較對象的反饋電壓，輸出所述輸入電壓和所述反饋電壓之間的差動電壓；對第一控制電極施加所述差動電壓的一個第一晶體管；與所述第一晶體管的電源側(cè)電極連接的一個第一二極管元件；一個或多個第二晶體管，通過所述第一晶體管的驅(qū)動，將在所述第一二極管元件中流過二極管電流的結(jié)果所生成的所述第一二極管元件的壓降施加到第二控制電極，生成復(fù)制了所述二極管電流的所述輸出電流；反饋電壓生成部，將流過所述第二晶體管的所述二極管電流的復(fù)制電流變換成所述反饋電壓并反饋到所述差動放大部；和恒流負載部，其與所述第一晶體管的接地側(cè)電極連接，使所述接地電極側(cè)的電壓變化跟蹤所述第一控制電極的電壓變化，并且，成為所述第一晶體管的接地側(cè)的恒流負載。
根據(jù)本發(fā)明，可以提供一種抑制振蕩動作的同時能夠以低電壓工作的恒流電路。


圖1是表示本發(fā)明一實施方式所涉及的恒流電路的構(gòu)成圖。
圖2是在本發(fā)明一實施方式所涉及的恒流電路中，(a)表示響應(yīng)輸入電壓的各節(jié)點電壓的模擬波形的圖，(b)表示響應(yīng)輸入電壓的輸出電流的模擬波形的圖。
圖3是表示現(xiàn)有恒流電路的構(gòu)成的圖。
圖4是表示響應(yīng)現(xiàn)有恒流電路中的輸入電壓的各節(jié)點電壓波形的圖。
圖5是表示現(xiàn)有恒流電路所涉及的模擬用的詳細構(gòu)成的圖。
圖6是現(xiàn)有恒流電路中，(a)表示響應(yīng)輸入電壓的各節(jié)點電壓的模擬波形的圖，(b)是表示響應(yīng)輸入電壓的輸出電流的模擬波形的圖。
圖中100、200-恒流電路，10-偏置部，20-差動放大部，30、50-輸出電流生成部，60-反饋電壓生成部。
具體實施例方式
圖1是表示本發(fā)明所涉及的恒流電路100的構(gòu)成圖。另外，對與圖5所示的恒流電路200相同的構(gòu)成要素賦予相同的符號。
偏置部10，生成用于驅(qū)動構(gòu)成差動放大部20等后級電路的各個晶體管的偏置電壓。偏置部10，通過在電源電壓VDD和接地電壓VSS之間，串聯(lián)連接電阻元件R1和所謂被二極管連接(漏電極和柵電極短路)的N型MOS晶體管N3而構(gòu)成。
電阻元件R1的電源電壓VDD側(cè)的一方端子，與差動放大部20所具有的P型MOS晶體管P1～P3、構(gòu)成輸出電流生成部50的P型MOS晶體管P4～P6的各源電極連接，對后級的各P型MOS晶體管P1～P6施加電源電壓VDD。
另一方面，N型MOS晶體管N3的源電極，與差動放大部20所具有的N型MOS晶體管N4、N5，構(gòu)成恒流負載部40的N型MOS晶體管N7、N8的各個源電極連接，對后級的各N型MOS晶體管N4、N5、N7、N8施加接地電壓VSS。另外，N型MOS晶體管N3的柵電極，與后級的各N型MOS晶體管N4、N5、N7、N8的各柵電極共通連接，構(gòu)成所謂電流反射鏡電路。由此，N型MOS晶體管N3的源極電流，與預(yù)先設(shè)定的基于晶體管尺寸比的電流反射比對應(yīng)，被復(fù)制作為后級的各N型MOS晶體管N4、N5、N7、N8的源極電流。
在差動放大部20中，對與非反相輸入端子對應(yīng)的N型MOS晶體管N1的柵電極(本發(fā)明所涉及的“一方晶體管的控制電極”)施加輸入電壓VIN，并且，對與反相輸入端子對應(yīng)的N型MOS晶體管N2的柵電極(本發(fā)明所涉及的“另一方晶體管的控制電極”)施加作為輸入電壓VIN的比較對象的節(jié)點電壓VOUT3(本發(fā)明所涉及的“反饋電壓”)。另外，差動放大部20，將與輸入電壓VIN和節(jié)點電壓VOUT3的差(＝VIN-VOUT3)成比例的電壓作為節(jié)點電壓VOUT1輸出。
另外，作為本實施方式中的差動放大部20的電路構(gòu)成，首先，源電極被共通連接的N型MOS晶體管N1、N2構(gòu)成差動晶體管對。N型MOS晶體管N1、N2的各漏電極與構(gòu)成電流反射鏡電路的P型MOS晶體管P1、P2的各漏電極連接。由P型MOS晶體管P1、P2構(gòu)成的電流反射鏡電路起到N型MOS晶體管N1、N2的漏電極側(cè)的各恒流源的作用。
另一方面，N型MOS晶體管N1、N2的各源電極，直接與N型MOS晶體管N4的漏電極連接。另外，N型MOS晶體管N4通過與被二極管連接的N型MOS晶體管N3之間的組合構(gòu)成電流反射鏡電路。因此，N型MOS晶體管N4起到N型MOS晶體管N1、N2的源電極側(cè)的恒流源的作用。
這里表示了如下的互補關(guān)系N型MOS晶體管N1、N2的源電極側(cè)的合成電流，除通過N型MOS晶體管N4的恒流源決定之外，與輸入電壓VIN和節(jié)點電壓VOUT3的電平差對應(yīng)，流入N型MOS晶體管N1、N2的電流，如果一方增加則另一方減少。結(jié)果，與輸入電壓VIN和節(jié)點電壓VOUT3的電平差對應(yīng)，N型MOS晶體管N1的漏極電壓變化。
P型MOS晶體管P3和N型MOS晶體管N5串聯(lián)連接，構(gòu)成差動放大部20的單向輸出級電路。即，P型MOS晶體管P3的柵電極，被施加N型MOS晶體管N1的漏極電壓。結(jié)果，在P型MOS晶體管P3與N型MOS晶體管N5之間的信號線中所設(shè)定的節(jié)點OUT1中，生成作為差動放大部20的輸出的節(jié)點電壓VOUT1(本發(fā)明所涉及的“差動電壓”)。另外，作為節(jié)點電壓VOUT1的相位補償用，在節(jié)點OUT1和P型MOS晶體管P3的柵電極之間設(shè)置有電容器C1。
對N型MOS晶體管N6的柵電極(本發(fā)明所涉及的“第一晶體管的第一控制電極”)施加作為差動發(fā)大部20的輸出的節(jié)點電壓VOUT1。即，N型MOS晶體管N6基于節(jié)點電壓VOUT1與設(shè)定在源電極側(cè)的節(jié)點OUT4中的節(jié)點電壓VOUT4之間的電位差(＝VOUT1-VOUT4)，即柵源極間電壓Vgs被驅(qū)動。另外，N型MOS晶體管N6的漏電極側(cè)(本發(fā)明所涉及的“第一晶體管的電源側(cè)電極”)連接輸出電流生成部50，并且，其源電極側(cè)(本發(fā)明所涉及的“第一晶體管的接地側(cè)電極”)連接恒流負載部40。這里，在N型MOS晶體管N6的漏電極側(cè)設(shè)置節(jié)點OUT2，并且，在其源電極側(cè)設(shè)定節(jié)點OUT4。
輸出電流生成部50，生成與輸入電壓VIN對應(yīng)的一定輸出電流IOUT。另外，反饋電壓生成部60，將與輸出電流IOUT3對應(yīng)的電壓(后述的節(jié)點電壓VOUT3)反饋到差動放大部20。
詳細而言，在輸出電流生成部50中，首先將圖5所示的現(xiàn)有恒流電路200的輸出電流生成部30中的電阻元件R2替換為二極管連接(柵電極和漏電極短路)的P型MOS晶體管P4(本發(fā)明所涉及的“第一二極管元件”)。進而，在輸出電流生成部50中，通過相對P型MOS晶體管P4的柵電極，將P型MOS晶體管P5、P6的各柵電極共通連接，構(gòu)成所謂的電流反射鏡電路。
即，P型MOS晶體管P4，通過N型MOS晶體管N6的驅(qū)動而改變漏極電壓，并且，根據(jù)其漏極電壓和源極電壓(電源電壓VDD)之間的關(guān)系在自身流過二極管電流。通過將該結(jié)果所生成P型MOS晶體管P4的壓降施加到P型MOS晶體管P5、P6的各柵電極，在P型MOS晶體管P5、P6中分別流過復(fù)制了P型MOS晶體管P4的二極管電流的復(fù)制電流。本實施方式中，從設(shè)置在P型MOS晶體管P6的漏電極側(cè)的輸出端子OUT，得到作為其復(fù)制電流的一定的輸出電流IOUT，但是也可以從P型MOS晶體管P5的漏電極側(cè)取得輸出電流IOUT。另外，并不局限于由P型MOS晶體管P4、P5、P6構(gòu)成的3級電流反射鏡電路結(jié)構(gòu)，也可以采用3級以外的電流反射鏡電路結(jié)構(gòu)。
反饋電壓生成部60，串聯(lián)連接P型MOS晶體管P5的漏電極和電阻元件R3。通過流入P型MOS晶體管P5的電流也流入電阻元件R3，生成電阻元件R3的壓降。因此，在P型MOS晶體管P5和電阻元件R3之間的信號線中所設(shè)置的節(jié)點OUT3中，生成與電阻元件R3的壓降對應(yīng)的節(jié)點電壓VOUT3。而且，該節(jié)點電壓VOUT3反饋到差動放大部20中的N型MOS晶體管N的柵電極。
這里，如上所述，由于P型MOS晶體管P4、P5、P6構(gòu)成電流反射鏡電路，所以，流入P型MOS晶體管P4中的二極管電流被分別復(fù)制作為流入P型MOS晶體管P5、P6的電流。因此，輸出電流生成部50的電流增益為“1(0dB)”。另外，由于P型MOS晶體管P4起到一般的二極管元件的作用，所以，生成由該晶體管尺寸比確定的大致一定的壓降(漏源極間電壓)。因此，由于P型MOS晶體管P5、P6的柵電極被施加大致一定的柵極電壓，所以，P型MOS晶體管P5、P6的各互導(dǎo)gm也為一定。
這樣，輸出電流生成部50，不會如圖5所示的現(xiàn)有恒流電路200那樣，由P型MOS晶體管P5和N型MOS晶體管N6構(gòu)成高增益的二級放大電路。因此，不會如圖5所示的現(xiàn)有恒流電路200那樣，對差動放大部20反饋高增益的節(jié)點電壓VOUT3，由此，抑制了差動放大部20的輸出振蕩。
另外，與圖5所示的現(xiàn)有恒流電路200相比，由于采用了構(gòu)成電流反射鏡電路的輸出電流生成部50，所以，降低了差動放大部20的反饋路徑間的電壓與電流增益。因而，沒有必要如圖5所示的現(xiàn)有恒流電路200的差動放大部20那樣，通過在差動晶體管對(N1、N2)和作為恒流源的N型MOS晶體管N4之間分別設(shè)置電阻元件R1、R2，降低差動放大部20的自身增益。
恒流負載部40，具有與N型MOS晶體管N3構(gòu)成電流反射鏡電路的N型MOS晶體管N7、N8。恒流負載部40通過與N型MOS晶體管N6之間的組合，構(gòu)成其源極電壓的變化跟蹤N型MOS晶體管N6的柵極電壓的變化的、所謂源跟隨型。因而，在相當于N型MOS晶體管N6的柵極電壓的節(jié)點電壓VOUT1和相當于其源極電壓的節(jié)點電壓VOUT4之間的關(guān)系中，用節(jié)點電壓VOUT4對節(jié)點電壓VOUT1之比(＝節(jié)點電壓OUT4/節(jié)點電壓OUT1)表示的電壓增益理想地為“1(0dB)”。
這里，所述電壓增益為“1”是指N型MOS晶體管N6的柵源極間電壓Vgs一定。另外，N型MOS晶體管N6的互導(dǎo)gm一般的表示為“ΔId(漏極電流Id的變化)/ΔVgs(柵源極間電壓Vgs的變化)”。根據(jù)該表示，可以導(dǎo)出由于N型MOS晶體管N6的ΔVgs小，所以，可使N型MOS晶體管N6的互導(dǎo)gm增大。即，可以使用于驅(qū)動N型MOS晶體管N6的柵極電壓(節(jié)點電壓VOUT1)下降，進而，可以使恒流電路100整體以低電壓工作。
另外，恒流負載部40除了本實施方式的電流反射鏡電路構(gòu)成以外，例如，還可以采用利用了結(jié)型電場降低晶體管JFET的漏源極間電流Idss的恒流電路。但是，如本實施方式那樣，當采用電流反射鏡電路作為恒流負載部40時，使用原來作為差動放大部20用的偏置部10的N型MOS晶體管N3，可以容易地構(gòu)成。
圖2(a)是表示在恒流電路100中響應(yīng)輸入電壓VIN的各節(jié)點電壓的模擬波形的圖，圖2(b)表示響應(yīng)輸入電壓VIN的輸出電流IOUT的模擬波形的圖。
如圖2(a)所示，可以確認節(jié)點電壓VOUT1～3相比于圖6(a)所示的現(xiàn)有情況，可以抑制對于輸入電壓VIN的非線性響應(yīng)，接近線性響應(yīng)。結(jié)果，如圖6(b)所示，對于輸出電壓IOUT也可以抑制相對于輸入電壓VIN的非線性控制響應(yīng)，接近線性響應(yīng)。
以上，對本實施方式進行了說明，所述的實施例是為便于理解本發(fā)明的例子，并不是限定地解釋本發(fā)明。本發(fā)明不脫離其宗旨可以得到各種改進/改良，這些等效方法均包含于本發(fā)明。
權(quán)利要求
1.一種恒流電路，生成與輸入電壓對應(yīng)的一定的輸出電流，具有差動放大部，其被施加所述輸入電壓和作為其比較對象的反饋電壓，輸出所述輸入電壓和所述反饋電壓之間的差動電壓；一個第一晶體管，對第一控制電極施加所述差動電壓；一個第一二極管元件，與所述第一晶體管的電源側(cè)電極連接；一個或多個第二晶體管，其通過所述第一晶體管的驅(qū)動，將在所述第一二極管元件中流過二極管電流的結(jié)果所生成的所述第一二極管元件的壓降施加到第二控制電極，生成復(fù)制了所述二極管電流的所述輸出電流；反饋電壓生成部，其將流入所述第二晶體管的所述二極管電流的復(fù)制電流變換為所述反饋電壓并反饋到所述差動放大部；和恒流負載部，其與所述第一晶體管的接地側(cè)電極連接，使所述接地電極側(cè)的電壓變化跟蹤所述第一控制電極的電壓變化，并且，成為所述第一晶體管的接地側(cè)的恒流負載。
2.根據(jù)權(quán)利要求1所述的恒流電路，其特征在于，所述恒流負載部，通過將在一個第二二極管元件中流過二極管電流后的結(jié)果所產(chǎn)生的壓降施加給第三控制電極，將流過所述第二二極管元件的二極管電流的復(fù)制電流的一個或多個第三晶體管，作為所述恒流負載。
3.根據(jù)權(quán)利要求1或2所述的恒流電路，其特征在于，所述差動放大部，包括差動晶體管對，其對一方晶體管的控制電極施加所述輸入電壓，對另一方晶體管的控制電極施加所述反饋電壓，所述一方和所述另一方晶體管的接地側(cè)電極共通連接，將施加給所述一方或所述另一方晶體管的電壓作為所述差動電壓輸出；及恒流源，其與所述差動晶體管對的接地側(cè)電極直接連接、流過所述差動晶體管對的合成電流。
全文摘要
一種恒流電路，具有差動放大部，被施加輸入電壓和作為其比較對象的反饋電壓，輸出輸入電壓和反饋電壓之間的差動電壓；一個第一晶體管，對第一控制電極施加差動電壓；一個第一二極管元件，與第一晶體管的電源側(cè)電極連接；一個或多個第二晶體管，通過第一晶體管的驅(qū)動，將在第一二極管元件中流過二極管電流的結(jié)果所生成的第一二極管元件的壓降施加到第二控制電極，生成復(fù)制了二極管電流的輸出電流；反饋電壓生成部，將流入第二晶體管的二極管電流的復(fù)制電流變換為反饋電壓并反饋到差動放大部；和恒流負載部，與第一晶體管的接地側(cè)電極連接，使接地電極側(cè)的電壓變化跟蹤第一控制電極的電壓變化，并成為第一晶體管接地側(cè)的恒流負載。
文檔編號H03F3/45GK1908840SQ200610105520
公開日2007年2月7日 申請日期2006年7月14日 優(yōu)先權(quán)日2005年8月5日
發(fā)明者長谷川和男 申請人:三洋電機株式會社