專利名稱：用于實(shí)現(xiàn)可重構(gòu)網(wǎng)格類型解碼的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于實(shí)現(xiàn)在線可重構(gòu)硬件解碼器的系統(tǒng)和方法，其中硬件解碼器中使用的是不同約束長(zhǎng)度K和多項(xiàng)式生成器的Viterbi解碼算法，并且其可任意用于遞歸和/或非遞歸系統(tǒng)碼。該系統(tǒng)和方法特別適用于使用這些算法的通信設(shè)備中。
背景技術(shù)：
對(duì)于經(jīng)由噪音信道的數(shù)據(jù)二進(jìn)制傳輸，已經(jīng)提出了各種方法來減少由于這種傳輸所導(dǎo)致的誤差。例如，已經(jīng)研制出各種前向糾錯(cuò)(FEC)技術(shù)來對(duì)信道傳輸前的信號(hào)進(jìn)行編碼，在接收端使用相應(yīng)的解碼技術(shù)，從而降低整體的誤差率。一種提高信道容量的FEC技術(shù)包括將一些仔細(xì)設(shè)計(jì)的冗余信息加入到要通過信道傳送的數(shù)據(jù)中。通常將增加該冗余信息的處理稱為信道編碼。卷積編碼和塊編碼(blockcoding)是目前二種主要的信道編碼形式。卷積編碼通常在連續(xù)數(shù)據(jù)上進(jìn)行操作，同時(shí)有一位或者幾位。塊碼在相對(duì)較大的(通常，達(dá)到幾百個(gè)字節(jié)之多)消息塊上進(jìn)行操作。目前有多種可用的卷積碼和塊碼，以及用于對(duì)接收到的編碼信息序列進(jìn)行解碼以恢復(fù)原始數(shù)據(jù)的多種算法。與解碼相對(duì)應(yīng)的卷積編碼是特別適用于以下類型的信道的FEC技術(shù)在信道中，例如在如蜂窩電話和無線電傳播的無線傳輸中，傳送的信號(hào)主要是被附加高斯白噪音(AWGN)破壞的。
通常使用兩個(gè)參數(shù)來描述卷積碼編碼率和約束率。編碼率k/n表示為在一個(gè)給定的編碼器周期中進(jìn)入卷積編碼器中的位的數(shù)目(k)與由卷積編碼器輸出的信道符號(hào)的數(shù)目(n)的比率。約束長(zhǎng)度參數(shù)K表示卷積編碼器的“長(zhǎng)度”，即，有多少K-位的級(jí)可以用來供給產(chǎn)生輸出符號(hào)的組合邏輯。與K緊密相關(guān)的是參數(shù)m，參數(shù)m表示當(dāng)輸入位在卷積編碼器輸入端首次出現(xiàn)以后，保持該輸入位并且使用該輸入位來編碼需要多少個(gè)編碼器周期?？梢詫?shù)m作為編碼器的存儲(chǔ)器的長(zhǎng)度。
與卷積編碼一起使用的兩種類型的解碼算法之一是Viterbi解碼，另一種類型是順序解碼。順序解碼的優(yōu)勢(shì)是可以很好地執(zhí)行長(zhǎng)約束長(zhǎng)度的卷積碼，但是其具有可變的解碼時(shí)間。Viterbi解碼的優(yōu)勢(shì)是具有固定的解碼時(shí)間。其也能很好地適合于硬件解碼器實(shí)現(xiàn)，但是其計(jì)算量作為約束長(zhǎng)度的函數(shù)而呈指數(shù)級(jí)增長(zhǎng)，因此，在實(shí)踐中通常將約束長(zhǎng)度限制在K＝9或者更少。通常使用Viterbi解碼算法來對(duì)網(wǎng)格(trellis)編碼的調(diào)制進(jìn)行解碼，該算法是通過限制帶寬的信道實(shí)現(xiàn)高比特率每秒的壓縮技術(shù)。通常，將Viterbi算法原始構(gòu)思為用于噪音數(shù)字通信鏈路的誤差校正方案。然而，現(xiàn)在其也應(yīng)用在信息論、語音識(shí)別、關(guān)鍵詞定位、計(jì)算語言學(xué)生物信息學(xué)(bioinformatics)中，以及其它的應(yīng)用中。
Viterbi解碼確定通過網(wǎng)格的具有最短路徑距離(minimum pathmetric)的路徑，其中，所述路徑距離定義為沿著路徑的分支距離的數(shù)目。這是通過在網(wǎng)格上逐級(jí)地、在時(shí)間上前向地處理一組狀態(tài)距離，以采用一種步驟的方式來實(shí)現(xiàn)的。
Viterbi算法的復(fù)雜性在于，在每個(gè)時(shí)間級(jí)，對(duì)約束K的解碼器要計(jì)算2k-1個(gè)路徑距離。實(shí)現(xiàn)Viterbi解碼器的處理器通常包括三個(gè)主要模塊分支距離計(jì)算單元(BMU)，加法-比較-選擇單元(ACS)，以及殘余路徑解碼單元(survior path decoding unit)。分支距離單元通常執(zhí)行采樣信號(hào)與目標(biāo)的距離計(jì)算，在AWGN的情況下其為歐幾里得距離。在每個(gè)時(shí)鐘周期中，對(duì)于每個(gè)引入的樣本，計(jì)算新的分支距離。
類似地，在每個(gè)時(shí)間段都必須計(jì)算新的狀態(tài)距離值。換而言之，在每個(gè)時(shí)鐘周期都必須更新狀態(tài)距離。因此，遞歸和管道處理的通用方法并不能提高系統(tǒng)的處理量。因此，ACS單元是消耗最多功率和面積(當(dāng)在芯片上實(shí)現(xiàn)的時(shí)候)的模塊。
殘余管理單元(SMU)，或者追溯(trace back)模塊或裝置，負(fù)責(zé)使用殘余位來通過網(wǎng)格進(jìn)行追溯(trace back)，以再生原始輸入位。在追溯中，必須跟蹤通過網(wǎng)格的最短路徑。從ACS輸出中所選擇的最短距離路徑將來自每個(gè)狀態(tài)的路徑指向其前任。在理論上，最短路徑的解碼需要處理整個(gè)輸入序列。然而，在實(shí)際的處理中，在多次迭代以后，殘余路徑進(jìn)行了合并。在其合并在一起的點(diǎn)開始，解碼是唯一的。將在所有殘余路徑高可能性地進(jìn)行合并處的網(wǎng)格深度稱為殘余路徑長(zhǎng)度。
因此，Viterbi算法在實(shí)現(xiàn)噪聲耐量時(shí)是很有效的，但是在存儲(chǔ)器的容量、計(jì)算資源和功耗上，開支呈指數(shù)級(jí)增長(zhǎng)。已經(jīng)提出了各種方法來解決該問題，這些方法包括自適應(yīng)Viterbi算法(例如，Tessier，R.et al.，″A Reconfigurable，Power-Efficient Adaptive Viterbi Decoder″，
公開日期未知)，和動(dòng)態(tài)可重構(gòu)自適應(yīng)Viterbi解碼器(例如，S.Swaminathan等人，″A Dynamically Reconfigurable Adaptive ViterbiDecoder″；以及Chadha，K.等人，″A Reconfigurable Viterbi DecoderArchitecture″IEEE Publication Number 0-7803-7147-X/01，pp.66-71(2001)，以及FPGA′02，F(xiàn)ebruary 24-26，2002，Monterey California，ACM 1-58113-452-5/02/0002，pp 227-236(2002)，Liang等人，″ADynamically-Reconfigurable，Power-Efficient Turbo Decoder″，Proceedings of the 12th Annual IEEE Symposium on Field-Programmable Custom Computing Machines(FCCM′04)(具體
公開日期未知)，以及Chadha，K，″A Reconfigurable DecoderArchitecture for Wireless LAN and Cellular Systems″，Master Thesis，Rice University，April，2001)；Zhu等人，″Reconfigurable ViterbiDecoding Using a New ACS Pipelining Technique，Proceeding of theApplication-Specifc Systems Architectures and Processors(ASAP′03)(具體的
公開日期未知)，Yeh等人，″RACERA ReconfigurableConstraint-Length 14 Viterbi Decoder″，0-8186-7548-9/96，pp.60-69(1996)，以及Zhan等人，″Domain Specific Reconfigurable FabricTargeting Viterbi Algorithm″ICFPT 2004 0-7803-8652-3/04 IEEE(2004)，pp.363-366。
用于遞歸和非遞歸系統(tǒng)碼的Viterbi解碼算法的移位寄存器卷積解碼器是關(guān)鍵的計(jì)算模塊，例如在調(diào)制解調(diào)器和其它通信設(shè)備中。它們用于，例如在信道解碼器、ML(最大相似度)均衡器、MIMO RF天線的空間-時(shí)間碼的ML解碼器以及ML濾波中(在此指出了一些)。用于遞歸系統(tǒng)和非遞歸系統(tǒng)碼的Viterbi解碼算法的移位寄存器卷積解碼器的一個(gè)有趣的特征是，通過使用ACS模塊的可調(diào)節(jié)可重構(gòu)網(wǎng)絡(luò)、具有與ACS網(wǎng)絡(luò)的可調(diào)節(jié)可重構(gòu)連接的BMU生成器、以及用于遞歸系統(tǒng)和非遞歸系統(tǒng)形式的可調(diào)節(jié)可重構(gòu)追溯裝置，可以以并行、串行或者混和(串行-并行)方式對(duì)它們進(jìn)行操作。因此，在具有各種約束長(zhǎng)度K和生成器多項(xiàng)式的遞歸系統(tǒng)和非遞歸系統(tǒng)碼可以采用相同的硬件。圖1圖示了具有約束長(zhǎng)度K＝7的非遞歸系統(tǒng)Viterbi解碼器的例子，圖2圖示了在WCDMA的turbo碼內(nèi)部使用的、具有約束長(zhǎng)度K＝4的遞歸系統(tǒng)Viterbi編碼器的例子。
在一個(gè)標(biāo)準(zhǔn)的實(shí)現(xiàn)中，為了提供特殊功能的可重構(gòu)能力，首先需要分析計(jì)算結(jié)構(gòu)。通常，Viterbi解碼器具有ACS模塊的混洗交換(shuffle-exchange)互連結(jié)構(gòu)，它們?cè)诩s束長(zhǎng)度k的大小、遞歸系統(tǒng)碼和/或非遞歸系統(tǒng)碼的類型上可變，并且，對(duì)于后者而言，在選定的反饋生成器多項(xiàng)式上可變。此外，在ACS網(wǎng)絡(luò)中的具有BMU值的輸出連接，依賴于編碼生成器多項(xiàng)式(不同多項(xiàng)式的數(shù)目，即，碼率；例如，比率1/2具有兩個(gè)生成器多項(xiàng)式，而比率1/4具有四個(gè)生成器多項(xiàng)式，等等。)。因此，難以為能效最好的全并行實(shí)現(xiàn)提供靈活性，其中，該實(shí)現(xiàn)通常被該實(shí)現(xiàn)所設(shè)計(jì)的碼率所約束。
在完全并行的實(shí)現(xiàn)中，將信號(hào)流程圖直接映射到硬件上。通常，約束長(zhǎng)度為K的碼解碼器需要2k-1個(gè)ACS蝶形單元。例如，對(duì)于具有約束長(zhǎng)度為K＝5的非遞歸系統(tǒng)碼，即16個(gè)狀態(tài)的Viterbi解碼器，在每個(gè)階段總共有16個(gè)ACS蝶形單元，它們以圖3(在圖中，時(shí)間是從左向右推進(jìn)的)中所示的形式進(jìn)行互連。該最大并行結(jié)構(gòu)潛在地能夠?qū)崿F(xiàn)高性能和低功耗；然而，它需要大芯片面積的高開支，特別是對(duì)于大約束長(zhǎng)度的解碼器而言。
當(dāng)以固定點(diǎn)算法來完成該實(shí)現(xiàn)的時(shí)候，定標(biāo)(scaling)和溢出處理對(duì)于轉(zhuǎn)換器的校正行為而言至關(guān)重要的。在解碼器的每級(jí)中的ACS蝶形運(yùn)算使用“2補(bǔ)數(shù)加法(addition in 2′s complement)”，以至于如果狀態(tài)距離具有足夠的位(比用于表示給定約束長(zhǎng)度K的距離之間的最大差值所必需的位數(shù)多1位)，2補(bǔ)數(shù)加法的屬性可以實(shí)現(xiàn)大小改變而不需要額外的硬件。因此，對(duì)于可重構(gòu)解碼器設(shè)計(jì)，用一個(gè)位來表示與所必需的最大差異相對(duì)應(yīng)的距離是足夠的。因此設(shè)計(jì)一個(gè)可重構(gòu)實(shí)現(xiàn)依賴于(1)移位寄存器卷積解碼器的可重構(gòu)實(shí)現(xiàn)能夠處理的最大約束長(zhǎng)度K；以及(2)最大的期望BMU生成器比率。這樣的設(shè)計(jì)將導(dǎo)致對(duì)于等于或者小于最大期望約束長(zhǎng)度K和比率的所有約束長(zhǎng)度而言所必需的大小改變。由于每個(gè)所引用的解碼器都可以被重構(gòu)為或者被調(diào)整為僅僅用于處理一種類型的Viterbi算法，從而限制了解碼器的應(yīng)用，所以所引用的可重構(gòu)結(jié)構(gòu)的現(xiàn)有技術(shù)不是完全令人滿意的。由于這樣的設(shè)計(jì)固定了并行的級(jí)別，即，不能實(shí)現(xiàn)并行-串行結(jié)構(gòu)上的靈活性，即使并行的級(jí)別可以根據(jù)解碼的Viterbi算法而發(fā)生改變也是如此，因此也將造成進(jìn)一步的局限性。最后，在實(shí)現(xiàn)更為簡(jiǎn)單編碼的場(chǎng)合(例如，k＝3)，當(dāng)前的設(shè)計(jì)簡(jiǎn)單地關(guān)閉不需要的硬件。


圖1描述了具有約束長(zhǎng)度為K＝7的非遞歸系統(tǒng)Viterbi解碼器；圖2描述了在WCDMA的turbo碼的內(nèi)部使用的、具有約束長(zhǎng)度K＝4的遞歸系統(tǒng)Viterbi編碼器；圖3描述了具有約束長(zhǎng)度為K＝5的非遞歸系統(tǒng)Viterbi解碼器；圖4描述了具有約束長(zhǎng)度為K＝5的Viterbi解碼器的網(wǎng)格混洗的例子；圖5描述了當(dāng)最大約束長(zhǎng)度K＝5時(shí)，并行Viterbi解碼器的網(wǎng)格混洗拆分(splitting)的例子；圖6描述了與基于約束長(zhǎng)度K＝3的混洗網(wǎng)格的、約束長(zhǎng)度為K＝5的Viterbi解碼器的串行實(shí)現(xiàn)相比，當(dāng)最大約束長(zhǎng)度K＝5時(shí)，Viterbi解碼器的并行網(wǎng)格混洗的例子；圖7描述了追溯操作的窗口操作描述；圖8是用于執(zhí)行約束長(zhǎng)度達(dá)到K＝4的追溯操作的可重構(gòu)控制器的方框圖；圖9是級(jí)聯(lián)系統(tǒng)的例子的方框圖，其中的級(jí)聯(lián)系統(tǒng)用于采用非遞歸系統(tǒng)碼編碼遞歸系統(tǒng)碼，如在WCDMA的turbo碼中所使用的，其中對(duì)于遞歸系統(tǒng)碼，約束長(zhǎng)度為K＝4；圖10是可重構(gòu)編碼器的例子的方框，其中K≤5，g0i表示通過控制AND門來實(shí)現(xiàn)的反饋多項(xiàng)式，以及+表示XOR門；圖11是根據(jù)本發(fā)明的方法和系統(tǒng)的一個(gè)方面，使用MF-I核心處理器來提供可重構(gòu)Viterbi解碼器的一種結(jié)構(gòu)的優(yōu)選實(shí)施例的方框圖；以及圖12是配置為包括此處描述的任何類型的可重構(gòu)Viterbi解碼器的通信系統(tǒng)的方框圖。
具體實(shí)施例方式
根據(jù)此處公開的系統(tǒng)和方法，一種可重構(gòu)解碼器所具有的結(jié)構(gòu)配置為，根據(jù)約束長(zhǎng)度K和生成器多項(xiàng)式可變的各種類型的Viterbi解碼算法，對(duì)遞歸和非遞歸系統(tǒng)碼進(jìn)行解碼。在系統(tǒng)和方法的一個(gè)實(shí)施例中，系統(tǒng)和方法通過硬件(即，沒有引入顯著的延遲)的快速(即，基本上實(shí)時(shí))在線重構(gòu)，通過使用寬范圍參數(shù)的多種類型的Viterbi解碼算法，來實(shí)現(xiàn)遞歸和非遞歸系統(tǒng)碼的移位寄存器卷積解碼器。系統(tǒng)和方法是可重構(gòu)的，以便適應(yīng)多種類型的Viterbi解碼算法中的任意一種，并且能夠基本上實(shí)時(shí)地同時(shí)適應(yīng)多種不同類型的Viterbi解碼算法。所述系統(tǒng)和方法還進(jìn)一步允許顯著減少用于對(duì)包括有多個(gè)移位寄存器卷積Viterbi解碼器的某種類型的并行或者串行實(shí)現(xiàn)的硬件數(shù)量。系統(tǒng)和方法在實(shí)現(xiàn)自適應(yīng)ML(最大相似度)算法時(shí)也是有效的，其中，算法的約束長(zhǎng)度K大小和生成器多項(xiàng)式可變，其可以在線確定并取決于算法輸入。
根據(jù)本發(fā)明，能夠設(shè)計(jì)可重構(gòu)管道結(jié)構(gòu)，用來實(shí)現(xiàn)即使是與標(biāo)準(zhǔn)的低復(fù)雜度Viterbi解碼器相比也具有低功耗的Viterbi算法解碼器。
使用基數(shù)(redix)為2的ACS蝶形模塊的解碼器是特別引起注意的，因?yàn)檫@種類型的結(jié)構(gòu)提供了最小的乘法復(fù)雜度。它的空間規(guī)律性較VLSI實(shí)現(xiàn)的其他基本算法，具有很大的結(jié)構(gòu)優(yōu)勢(shì)。在使用基數(shù)為2的ACS蝶形的可重構(gòu)結(jié)構(gòu)后面存在的有助于結(jié)構(gòu)簡(jiǎn)單的一個(gè)方面是，連接網(wǎng)絡(luò)可以重新排列，以至于可以使用最少的轉(zhuǎn)換點(diǎn)(switchpoint)。對(duì)于非遞歸系統(tǒng)碼而言，混洗網(wǎng)格結(jié)構(gòu)可以展示出最好的轉(zhuǎn)換結(jié)構(gòu)。例如，可以將在圖4中所示的K＝5的混洗網(wǎng)格結(jié)構(gòu)拆分成兩個(gè)K＝4的混洗網(wǎng)格結(jié)構(gòu)，進(jìn)一步對(duì)其進(jìn)行依次的拆分，直到可以提供8個(gè)K＝2的混洗網(wǎng)格結(jié)構(gòu)。在圖5中，每個(gè)盒子是一個(gè)交叉多路復(fù)用器(MUX)，其在每個(gè)步驟中對(duì)網(wǎng)格進(jìn)行拆分。如果使用不同的控制功能控制每個(gè)盒子，那么對(duì)于非遞歸系統(tǒng)碼而言，可以將基本的K＝5的混洗網(wǎng)格分解成任意的具有在整個(gè)并行網(wǎng)格中作為ACS的K的最大值的任意K的網(wǎng)格的組合。
如果需要大的k，則混洗網(wǎng)格結(jié)構(gòu)也能夠用于串行實(shí)現(xiàn)，盡管這將降低解碼速率。該速率的降低是因子2K-TrllisK，其中，K是更大的K，并且TrellisK是在并行排列中所能提供的最大的K(以至于2K-TrllisK是嵌入在設(shè)計(jì)中的ACS蝶形單元的數(shù)目)。
例如，在并行設(shè)計(jì)中的混洗K＝5可以包括16個(gè)ACS蝶形單元(在圖6中的左邊)，而可以使用4倍的K＝3混洗網(wǎng)格(在圖6中的右邊)來實(shí)現(xiàn)相同的K＝5。例如，當(dāng)額外的硬件是在雙緩存器中用于16個(gè)距離的RAM時(shí)，與每個(gè)ACS相對(duì)應(yīng)的數(shù)據(jù)需要在雙緩存器中保存為4個(gè)距離。使用該方法來構(gòu)建采用如完全的并行結(jié)構(gòu)、完全的串行結(jié)構(gòu)或者并行和串行結(jié)構(gòu)的任何組合的可重構(gòu)Viterbi解碼器，其可以進(jìn)而確定所使用的ACS蝶形單元的數(shù)目。從上面可以看出，在能夠提供最大并行能力的可重構(gòu)Viterbi解碼器中可以實(shí)現(xiàn)每個(gè)約束長(zhǎng)度K，由于所提出的結(jié)構(gòu)，可以得到最大的效率。
用于實(shí)現(xiàn)可重構(gòu)硬件的優(yōu)點(diǎn)的其它硬件是追溯模塊。追溯模塊具有低功耗并且也適用于大約束長(zhǎng)度K(其中，移位寄存器裝置將需要相對(duì)大數(shù)目的硬件以及需要大量功率)。如下所述，追溯模塊也適用于重構(gòu)。在可重構(gòu)的情況下，存儲(chǔ)器長(zhǎng)度需要足夠的長(zhǎng)，大于最大的約束長(zhǎng)度的10倍，以滿足硬件需求。在這種情況下，對(duì)于整個(gè)管道結(jié)構(gòu)，僅僅需要兩個(gè)追溯模塊并行工作。
圖7描述了并行工作的兩個(gè)追溯模塊的例子的窗口工作。在這種情況下，對(duì)于實(shí)現(xiàn)最佳性能和延遲所必需的任何數(shù)量的可追溯長(zhǎng)度而言，將僅僅控制寫入和讀出地址。圖8中示出了一個(gè)實(shí)現(xiàn)的例子，其用于在非遞歸系統(tǒng)碼的、最大約束長(zhǎng)度為K＝4的ACS混洗網(wǎng)格網(wǎng)絡(luò)中，拆分追溯裝置中的存儲(chǔ)器。該硬件包括用于獲取由幾個(gè)移位寄存器(此處的FF82為觸發(fā)器)所管理的相應(yīng)被解碼位的多個(gè)MUXs 80。圖8的實(shí)施例包括四個(gè)輸出端。這四個(gè)輸出端與并行地使用幾個(gè)Viterbi解碼器的可能性相對(duì)應(yīng)。圖8的實(shí)施例圖示了一種可能的參數(shù)集合的實(shí)現(xiàn)。使用輸出端0來輸出K＝4的Viterbi算法(并且在這種情況下，需要僅僅執(zhí)行一個(gè)解碼器)的解碼結(jié)果。在兩個(gè)解碼器的情況下(例如，K＝3和K＝1)，這兩個(gè)解碼器的輸出將分別顯示在0和1處。
通常，在幾個(gè)并行解碼器之間拆分輸出。輸出端0能夠用于K＝4的解碼器(僅僅一個(gè))，或者K＝3的解碼器(幾個(gè)解碼器中的第一個(gè)和最大的輸出)，或者K＝2的解碼器(再次第一個(gè))。也能夠使用K＝2(標(biāo)記為Number 2)的第二解碼器的輸出等等。因此，輸出端0，1，2和3是四個(gè)并行解碼器的各個(gè)可能的輸出的例子。因此，該硬件配置能夠在任何地點(diǎn)提供能夠同時(shí)工作的一個(gè)到四個(gè)解碼器。
輸出數(shù)目表示并行解碼器的可能輸出的數(shù)目。因此，當(dāng)K＝4或者K＝3或者K＝2時(shí)(當(dāng)僅僅使用一個(gè)解碼器時(shí))，輸出端0提供一個(gè)輸出，當(dāng)K＝2時(shí)(當(dāng)使用兩個(gè)解碼器時(shí))，輸出端1提供一個(gè)額外的輸出，當(dāng)K＝3時(shí)(當(dāng)使用兩個(gè)解碼器時(shí))或者K＝2時(shí)(當(dāng)使用三個(gè)解碼器時(shí))，輸出端2提供一個(gè)額外的輸出，當(dāng)使用四個(gè)解碼器時(shí)，對(duì)于K＝4，輸出端3提供一個(gè)額外的輸出。
通過如圖8所示的將觸發(fā)器80a，80b，80c和80d與移位寄存器82a，82b和82c相加，該方法允許對(duì)硬件的完全使用。因此，需要對(duì)于可重構(gòu)設(shè)計(jì)而言可忽略的少量硬件來實(shí)現(xiàn)硅片的完全使用。
在圖8中，輸入端0-7優(yōu)選地是來自于存儲(chǔ)器的輸出，所述輸出與在網(wǎng)格圖中不同路徑的可靠值相對(duì)應(yīng)。MUX 80d，80e，80f，80g，80h，80i和80j采用以下方式進(jìn)行動(dòng)作在一個(gè)或者多個(gè)追溯輸出端0，1，2和3(最大到4)上提供解碼結(jié)果。采用以下方式重構(gòu)MUXs 80a，80b和80c它們傳送信號(hào)以將網(wǎng)絡(luò)配置到具有給定大小的解碼器的預(yù)定數(shù)目。然后，觸發(fā)器82a，82b，82c，82d，82e，82f，82g試圖采用以下方式重構(gòu)網(wǎng)絡(luò)任一追溯輸出端0與前四個(gè)輸入(K＝3)中的最大值相對(duì)應(yīng)，而追溯輸出端2與最后四個(gè)輸入(也是K＝3)中的最大值相對(duì)應(yīng)，等等。通常，該結(jié)構(gòu)允許最大到4個(gè)的K＝2(如上所述)的解碼器的任意組合來并行運(yùn)作。圖8中的實(shí)施例不必由于反饋多項(xiàng)式的需要，而必須能夠適應(yīng)于遞歸系統(tǒng)碼。
為了克服該困難，以便使用相同的可重構(gòu)結(jié)構(gòu)來適應(yīng)遞歸和非遞歸系統(tǒng)碼，必須要使用遞歸系統(tǒng)碼的屬性，以便它們以非遞歸系統(tǒng)碼的形式出現(xiàn)并被處理。這是優(yōu)選地通過將包含有圖8中用于適應(yīng)非遞歸系統(tǒng)碼的結(jié)構(gòu)的模塊，與由圖9所示的移位寄存器和反饋多項(xiàng)式所構(gòu)成的編碼器組合起來實(shí)現(xiàn)的。圖9圖示了遞歸系統(tǒng)碼Viterbi編碼器的例子，所述編碼器包括與非遞歸系統(tǒng)碼解碼器90級(jí)聯(lián)的編碼器92，例如，在WCDMA的turbo碼中使用的、對(duì)于遞歸系統(tǒng)碼而言約束長(zhǎng)度K＝4的非遞歸系統(tǒng)碼解碼器90。在圖9中，上面的部分表示在UMTS的標(biāo)準(zhǔn)中出現(xiàn)的、具有約束長(zhǎng)度為K＝4的遞歸系統(tǒng)卷積碼編碼器20，其與圖2中的完全相同。這個(gè)設(shè)計(jì)等同于下面的左邊部分中包括的設(shè)計(jì)，它的直接輸出與系統(tǒng)部分相連接，并且移位寄存器(編碼器)連接到速率為1的卷積碼(出現(xiàn)在圖的右邊)的編碼器上。因此，可以實(shí)現(xiàn)非遞歸系統(tǒng)碼的解碼。在追溯模模塊之后，可以添加可重構(gòu)解碼器。另外一個(gè)問題是，由于在編碼器的輸出端提供了一些軟符號(hào)，因此與ACS網(wǎng)絡(luò)網(wǎng)格連接的BMU需要進(jìn)行適當(dāng)?shù)仡A(yù)先配置。然而，這是決定性的，因此一旦及時(shí)固定了所計(jì)算的預(yù)先配置的結(jié)構(gòu)，在BMU和ACS網(wǎng)格網(wǎng)絡(luò)之間的連接不用任何修改就可以進(jìn)行重構(gòu)。所以，在結(jié)構(gòu)中唯一的改變就是加入組件以在追溯模塊的終端提供可重構(gòu)編碼，其中所述追溯模塊也是可以忽略的芯片開銷。如果使用追溯可重構(gòu)控制移位寄存器(圖8中所示的觸發(fā)器80a，80b，80c，80d，80e，80f，80g和移位寄存器82a，82b和82c)，可以將這種開銷降到最小。為了表明這點(diǎn)，通過在圖8中所示的由觸發(fā)器組成的移位寄存器的輸出端上加上XOR門，可以容易地實(shí)現(xiàn)圖9的實(shí)施例中的編碼?？芍貥?gòu)編碼器可以包括AND門陣列，在圖10中可以明顯地看出在它們之間進(jìn)行XOR操作。圖10使用傳統(tǒng)的符號(hào)，其中的g01，g02和g03是編碼器的定義多項(xiàng)式的系數(shù)，圓圈表示按位(bit-wise)的AND運(yùn)算，帶有+的圓圈表示XOR運(yùn)算。系數(shù)的值是不斷變化的，可以通過外部控制信號(hào)對(duì)其進(jìn)行設(shè)置。
圖11是根據(jù)公開的方法設(shè)計(jì)的設(shè)備的通常結(jié)構(gòu)的例子。該結(jié)構(gòu)能夠?qū)崿F(xiàn)可重構(gòu)卷積解碼器，用于根據(jù)在約束長(zhǎng)度K和生成器多項(xiàng)式上可變的Viterbi解碼算法，對(duì)遞歸和非遞歸系統(tǒng)碼進(jìn)行解碼。該設(shè)備優(yōu)選地包括可重構(gòu)分支距離生成器模塊110，其可以產(chǎn)生傳送給可重構(gòu)總線網(wǎng)絡(luò)112的信號(hào)。后者進(jìn)而將信號(hào)提供給可重構(gòu)混洗ACS網(wǎng)格模塊114，其優(yōu)選地包括多個(gè)ACS 2組件，ACS2組件之間可以進(jìn)行選擇性地互連并且在每個(gè)可能的組合中具有并行拆分與串行組合能力。將可重構(gòu)ACS網(wǎng)格模塊114的輸出施加到可重構(gòu)追溯裝置模塊116，可重構(gòu)追溯裝置模塊116優(yōu)選地具有并行拆分能力和雙重窗口操作。控制裝置模塊118優(yōu)選地與模塊110，112，114和116耦合，以對(duì)模塊110，112，114和116進(jìn)行重構(gòu)，以便根據(jù)Viterbi算法對(duì)信號(hào)進(jìn)行解碼，而不用考慮所接收的是遞歸系統(tǒng)碼還是非遞歸系統(tǒng)碼，并且其是作為可變約束長(zhǎng)度K和可變生成器多項(xiàng)式的函數(shù)。在這點(diǎn)上，采用該實(shí)施例的任何系統(tǒng)將必須具有了解對(duì)正在進(jìn)行處理的編碼信號(hào)進(jìn)行解碼所需要的Viterbi解碼算法的屬性。我們?cè)?005年3月3日提出的標(biāo)題為“Low-Power Reconfigurable Architecture ForSimultaneous Implementation Of Distinct Communication Standards”(代理方案號(hào)66940-021)的共有-未決申請(qǐng)11/071,340中描述了上述的一個(gè)特定應(yīng)用，引用其內(nèi)容以作參考。圖12顯示了在該共有-未決的申請(qǐng)中描述和要求權(quán)利的系統(tǒng)的結(jié)構(gòu)圖。
因此，如圖12中所述，制造為滿足上述芯片結(jié)構(gòu)要求的集成芯片的實(shí)施例包括下面基本的功能元件CPU120是優(yōu)選的相對(duì)較小的計(jì)算機(jī)處理單元，對(duì)于以下是必需的(a)控制設(shè)備的構(gòu)件(configware)部分，即，網(wǎng)絡(luò)總線122，I/O模塊124，RAM模塊126，(一個(gè)或多個(gè))巨單元(megafunction)模塊128，互連模塊130，閃存存儲(chǔ)器模塊132和時(shí)鐘134，以及(b)根據(jù)由芯片所處理的信號(hào)的協(xié)議，固定(一個(gè)或多個(gè))巨單元模塊128以及總線122、I/O模塊124、RAM模塊126、互連模塊130、閃存存儲(chǔ)器模塊132和時(shí)鐘134的配置。CPU120也能夠用于計(jì)算次要的和簡(jiǎn)單的分配業(yè)務(wù)(assignment)或者任務(wù)，以及對(duì)用于互連巨單元和I/O模塊的總線進(jìn)行配置。
網(wǎng)絡(luò)總線122是可以根據(jù)協(xié)議進(jìn)行重構(gòu)的。I/O模塊124優(yōu)選的為可重構(gòu)I/O模塊，其將芯片連接到外部。其任務(wù)包括接收應(yīng)用程序算法的“已編譯軟件”，以及接收輸入數(shù)據(jù)和傳遞所輸出的經(jīng)過處理的數(shù)據(jù)。RAM126是隨機(jī)存取存儲(chǔ)器，將優(yōu)選地配置成存儲(chǔ)“已編譯軟件指令”，以及緩存和緩沖數(shù)據(jù)。將巨單元模塊128優(yōu)選地配置成兩個(gè)或者多個(gè)應(yīng)用功能，即協(xié)議，的主要應(yīng)用功能，通過計(jì)算作為具有特定功效的功能的每個(gè)應(yīng)用功能的域來處理這些協(xié)議。在當(dāng)前的情況下，將巨單元模塊128配置成包括一個(gè)或者多個(gè)網(wǎng)格類型解碼器，或者在此處描述的其任何組合?；ミB模塊130優(yōu)選地包括可重構(gòu)網(wǎng)絡(luò)總線，其連接芯片的所有組件，包括CPU 120、I/O模塊124、RAM模塊126、巨單元模塊128和閃存存儲(chǔ)器132以及時(shí)鐘模塊134。還能夠?qū)⒒ミB模塊配置成執(zhí)行次要的和簡(jiǎn)單的分配業(yè)務(wù)或者任務(wù)，優(yōu)選地在額外的存儲(chǔ)器中。最后，閃存存儲(chǔ)器130優(yōu)選地用于在芯片運(yùn)行其程序時(shí)存儲(chǔ)數(shù)據(jù)。閃存存儲(chǔ)器優(yōu)選地是采用EEPROM的形式，該形式允許在一個(gè)編程操作中對(duì)多個(gè)存儲(chǔ)器的位置進(jìn)行擦除或者寫入，以便當(dāng)系統(tǒng)使用其同時(shí)在不同的位置進(jìn)行讀寫時(shí)，其可以以較高的有效速度進(jìn)行工作。值得欣慰的是對(duì)于不太復(fù)雜的操作，可以使用其它類型的存儲(chǔ)器。優(yōu)先地，通過采用不需要能量來在芯片中保持信息的方式將信息存儲(chǔ)在硅片上，將信息存儲(chǔ)在閃存存儲(chǔ)器上。因此，可以取消對(duì)芯片的供電，并且不需要消耗任何功耗就可以將信息保存在閃存存儲(chǔ)器上。此外，閃存存儲(chǔ)器可以提供快速讀存取時(shí)間和固態(tài)抗沖擊阻抗，使得閃存存儲(chǔ)器在應(yīng)用中特別理想，比如在便攜式電話和PDA之類的電池供電設(shè)備上的數(shù)據(jù)存儲(chǔ)。
因此，由此描述的結(jié)構(gòu)可以作為集成電路來實(shí)現(xiàn)。該結(jié)構(gòu)可以認(rèn)為是適合于任何類型的網(wǎng)格解碼，在解碼中，對(duì)于遞歸和非遞歸系統(tǒng)碼，約束K可以在大小上可變。這種網(wǎng)格解碼可以包括，但是并不局限于對(duì)具有可變大小(硬判決[HD]或者軟判決[SD]矢量)的矢量進(jìn)行運(yùn)算的算法卷積碼解碼，網(wǎng)格碼調(diào)制解碼[TCM]，卷積Turbo碼[CTC]解碼，小塊碼解碼(例如BCH，Hamming等)，塊/乘積turbo碼解碼(BTC/PTC)和MLSE/RSSD/RSSE/每殘余處理(PSP)類型均衡/濾波器/MIMO和空間-時(shí)間解碼計(jì)算(基于卷積/網(wǎng)格或者塊或者級(jí)聯(lián)碼以形成類似turbo的空間時(shí)間碼)。上述編碼/濾波器的解碼過程可以是HD和SD的任何組合，該組合可以是軟值位大小符號(hào)(Soft values Bit size symbol)的大小可變和編碼的K值大小可變的HIHO(硬進(jìn)硬出)(Hard In Hard Out)，SIHO(軟進(jìn)硬出)(Soft In HardOut)或者SISO(軟進(jìn)軟出)(Soft In Soft Out)。
除了上述內(nèi)容，該結(jié)構(gòu)可以提供可重構(gòu)結(jié)構(gòu)資源，將所述可重構(gòu)結(jié)構(gòu)資源進(jìn)行參數(shù)化，以便實(shí)現(xiàn)任何算法的網(wǎng)格解碼。此外，可重構(gòu)結(jié)構(gòu)能夠包括用于任何算法的網(wǎng)格解碼的專用資源，例如使用圖12中的RAM 126。可重構(gòu)結(jié)構(gòu)可以作為DSP處理器的一部分、可重構(gòu)邏輯結(jié)構(gòu)、可編程處理(軟件或者固件)來實(shí)現(xiàn)，或者是作為二種或者多種的這些方法的組合來實(shí)現(xiàn)。如前所述，可重構(gòu)結(jié)構(gòu)可以是用在可重構(gòu)調(diào)制解調(diào)器中的可配置的加速器?？芍貥?gòu)網(wǎng)絡(luò)可以包括采用ACS蝶形形式的ACS模塊。ACS模塊的可重構(gòu)網(wǎng)絡(luò)可以基于基數(shù)結(jié)構(gòu)，例如基數(shù)2，基數(shù)4和基數(shù)8的結(jié)構(gòu)。此外，如圖12中所示的結(jié)構(gòu)可以包括用于運(yùn)行與功率譜分析、均衡化、同步、MIMO處理和相關(guān)有關(guān)的算法的可重構(gòu)硬件。諸如應(yīng)用在圖12的實(shí)施例中的結(jié)構(gòu)之類的可重構(gòu)結(jié)構(gòu)也能夠是可重構(gòu)的，以包括用于執(zhí)行下面一個(gè)或者多個(gè)技術(shù)的網(wǎng)格模塊MLSE，RSSE和PSP技術(shù)，這些技術(shù)用于評(píng)估在用于發(fā)送矢量的通信協(xié)議的物理層和MAC層中的一個(gè)層或者兩個(gè)層中所使用的信道和參數(shù)。此外，解碼器能夠包括總線，所述總線能夠作為用于對(duì)由可重構(gòu)結(jié)構(gòu)所接收的矢量進(jìn)行處理的算法的函數(shù)，而動(dòng)態(tài)地改變?？芍貥?gòu)結(jié)構(gòu)允許不同網(wǎng)格類型的解碼算法進(jìn)行同步解碼。很明顯，可重構(gòu)結(jié)構(gòu)可以包括用于確定接收矢量的特性的必要的硬件和軟件，以及必須要執(zhí)行的解碼，如在此所述。一旦確定，結(jié)構(gòu)被重構(gòu)，我們?cè)?005年3月3日提出的名稱為“Low-PowerReconfigurable Architecture For Simultaneous Implementation OfDistinct Communication Standards”(代理方案號(hào)66940-021))的共有-未決申請(qǐng)11/071,340中已經(jīng)描述了其全部?jī)?nèi)容，在此引用其內(nèi)容以作參考。
解碼器可以進(jìn)一步包括存儲(chǔ)器和至少一個(gè)參數(shù)化模塊，其中，將參數(shù)化模塊的參數(shù)值存儲(chǔ)在存儲(chǔ)器中，例如圖12實(shí)施例中的RAM126，并且使用所述參數(shù)來設(shè)置參數(shù)的值。解碼器還可以進(jìn)一步包括輸入端，用于接收從該結(jié)構(gòu)的外部設(shè)定的參數(shù)值，例如提供這樣輸入端給圖12所示的結(jié)構(gòu)，或者將必要參數(shù)存儲(chǔ)在存儲(chǔ)器(例如RAM126)和至少一個(gè)參數(shù)化模塊中，其中，在所述輸入端接收參數(shù)化模塊的參數(shù)值，并且使用所述參數(shù)值來設(shè)置參數(shù)的值。
已經(jīng)存儲(chǔ)的或者通過系統(tǒng)結(jié)構(gòu)的輸入端從外部提供的控制信號(hào)，用于相應(yīng)于用于對(duì)由系統(tǒng)結(jié)構(gòu)所接收的矢量進(jìn)行解碼的解碼器算法來對(duì)網(wǎng)絡(luò)進(jìn)行重構(gòu)。用配置信號(hào)集合表示遞歸和非遞歸系統(tǒng)形式的ACS模塊、BMU生成器以及追溯裝置的所有可能配置網(wǎng)絡(luò)和在ACS模塊、BMU生成器和追溯裝置之間可重構(gòu)連接，表示該配置信號(hào)集合的進(jìn)一步數(shù)據(jù)能夠存儲(chǔ)在存儲(chǔ)器中(或者通過系統(tǒng)結(jié)構(gòu)的輸入從外部提供配置信號(hào))，以便將(a)重構(gòu)網(wǎng)絡(luò)和(b)可重構(gòu)連接排列為能夠響應(yīng)配置信號(hào)。表示該配置信號(hào)集合的數(shù)據(jù)可以包括與用于對(duì)由可重構(gòu)結(jié)構(gòu)所接收的矢量進(jìn)行解碼的參數(shù)和算法相關(guān)的信息。
先前描述過的結(jié)構(gòu)可以包括分析器，其被配置為用于確定用于對(duì)由可重構(gòu)結(jié)構(gòu)所接收的矢量進(jìn)行編碼的系統(tǒng)網(wǎng)格碼，其中，可重構(gòu)網(wǎng)絡(luò)和可重構(gòu)連接被配置為確定這種系統(tǒng)網(wǎng)格碼的函數(shù)。
在此處公開的本發(fā)明的結(jié)構(gòu)，以及其中的所有的元件，都包括在后面的至少一個(gè)權(quán)利要求的范圍內(nèi)。本發(fā)明所公開的芯片結(jié)構(gòu)中的元件都是要求保護(hù)的，它們也希望進(jìn)行保護(hù)。
權(quán)利要求
1.一種可重構(gòu)結(jié)構(gòu)，用于根據(jù)在大小、約束K以及生成器多項(xiàng)式上可變的多個(gè)遞歸和/或非遞歸系統(tǒng)網(wǎng)格碼，對(duì)由核心所接收的一個(gè)或者多個(gè)矢量進(jìn)行解碼，所述結(jié)構(gòu)包括解碼器，其包括(a)遞歸和非遞歸系統(tǒng)形式的ACS模塊、BMU生成器以及追溯裝置的可重構(gòu)網(wǎng)絡(luò)，以及(b)在所述ACS模塊、BMU生成器和追溯裝置之間的可重構(gòu)連接，從而使得精確數(shù)目的網(wǎng)絡(luò)組件作為用于對(duì)由所述結(jié)構(gòu)所接收的矢量進(jìn)行編碼的每個(gè)編碼的大小和約束K和生成器多項(xiàng)式的函數(shù)，可以自適應(yīng)地重新排列，并且在網(wǎng)絡(luò)中進(jìn)行互連。
2.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，由所述核心所接收的矢量包括硬判決和/或軟判決矢量。
3.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，由所述核心所接收的矢量包括卷積碼。
4.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，由所述核心所接收的矢量包括網(wǎng)格碼調(diào)制[TCM]。
5.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，由所述核心所接收的矢量包括卷積turbo碼[CTC]。
6.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，由所述核心所接收的矢量包括短塊碼。
7.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，由所述核心所接收的矢量包括塊/乘積turbo碼。
8.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述解碼器是可配置的，以便執(zhí)行包括一個(gè)或者多個(gè)如下的步驟均衡化，濾波MIMO和時(shí)間-空間解碼計(jì)算。
9.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述解碼器是可配置的，以便對(duì)硬判決和軟判決矢量的任意組合執(zhí)行解碼和/或?yàn)V波，所述組合為軟值位大小符號(hào)的大小可變和編碼的K值的大小可變的HIHO(硬進(jìn)硬出)，SIHO(軟進(jìn)硬出)或者SISO(軟進(jìn)軟出)。
10.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，將所述可重構(gòu)結(jié)構(gòu)進(jìn)一步配置為，使其包括加速器，所述加速器配置為執(zhí)行對(duì)每個(gè)所述矢量進(jìn)行解碼的至少一些步驟。
11.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，遞歸和非遞歸系統(tǒng)兩種形式的ACS模塊、BMU生成器以及追溯裝置的所述可重構(gòu)網(wǎng)絡(luò)是可以重構(gòu)的，以便根據(jù)卷積/網(wǎng)格、塊或者級(jí)聯(lián)碼執(zhí)行以下解碼計(jì)算包含網(wǎng)格解碼，其包含對(duì)包括硬判決[HD]或軟判決[SD]矢量在內(nèi)的具有可變大小的矢量進(jìn)行運(yùn)算的任何算法、卷積碼解碼、網(wǎng)格碼調(diào)制解碼[TCM]、卷積Turbo碼[CTC]解碼、包括BCH Hamming的小塊碼解碼、塊/乘積turbo碼解碼(BTC/PTC)、以及MLSE/RSSD/RSSE/每殘余處理(PSP)類型均衡/濾波器/MIMO和時(shí)間-空間解碼計(jì)算，以便形成類似turbo的空間時(shí)間碼，HD和SD的任意組合為軟值大小、位大小符號(hào)和編碼的K值大小可變的HIHO(硬進(jìn)硬出)，SIHO(軟進(jìn)硬出)或者SISO(軟進(jìn)軟出)。
12.如權(quán)利要求11所述的可重構(gòu)結(jié)構(gòu)，其中，將至少一些所述可重構(gòu)結(jié)構(gòu)資源參數(shù)化，以便執(zhí)行任意上述算法的網(wǎng)格解碼。
13.如權(quán)利要求11所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)包括用于任意所述算法的網(wǎng)格解碼的專用資源。
14.如權(quán)利要求11所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)被進(jìn)一步配置為包括加速器，所述加速器被配置為執(zhí)行用于對(duì)每個(gè)所述矢量進(jìn)行解碼的至少一些步驟。
15.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)是DSP處理器的一部分。
16.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)是可重構(gòu)邏輯結(jié)構(gòu)的形式。
17.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)是可編程處理的形式。
18.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)是下面的二種或者三種形式(a)DSP處理器的一部分；(b)可重構(gòu)邏輯結(jié)構(gòu)的形式；以及(c)可編程處理的形式。
19.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)是在可重構(gòu)調(diào)制解調(diào)器中使用的可重構(gòu)加速器。
20.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述ACS模塊的可重構(gòu)網(wǎng)絡(luò)包括ACS蝶形。
21.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述ACS模塊的可重構(gòu)網(wǎng)絡(luò)是基于基數(shù)結(jié)構(gòu)的。
22.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述ACS模塊的可重構(gòu)網(wǎng)絡(luò)可以被重構(gòu)為基數(shù)2、基數(shù)4和基數(shù)8的結(jié)構(gòu)。
23.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)包括用于運(yùn)行與功率譜分析、均衡化、同步、MIMO處理和互相關(guān)有關(guān)的算法的可重構(gòu)硬件。
24.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述可重構(gòu)結(jié)構(gòu)可以被重構(gòu)，以包括用于執(zhí)行下面一個(gè)或者多個(gè)技術(shù)的網(wǎng)格模塊MLSE，RSSE和PSP技術(shù)，以評(píng)估在用于發(fā)送所述矢量的通信協(xié)議的物理層和MAC層中的一個(gè)層或者兩個(gè)層中所使用的信道和參數(shù)。
25.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述解碼器包括總線，所述總線能夠作為用于對(duì)由所述可重構(gòu)結(jié)構(gòu)所接收的矢量進(jìn)行處理的算法的函數(shù)，而動(dòng)態(tài)地改變。
26.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述解碼器進(jìn)一步包括存儲(chǔ)器和至少一個(gè)參數(shù)化模塊，其中，所述參數(shù)化模塊的參數(shù)值存儲(chǔ)在存儲(chǔ)器中，并且所述參數(shù)值用于設(shè)置所述參數(shù)的值。
27.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，其中，所述解碼器還包括用于接收參數(shù)設(shè)置的值的輸入端，以及至少一個(gè)參數(shù)化模塊，其中，在所述輸入端接收所述參數(shù)化模塊的參數(shù)值，并且所述參數(shù)值用于設(shè)置所述參數(shù)的值。
28.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，還包括存儲(chǔ)器，其中，使用控制信號(hào)來重構(gòu)所述網(wǎng)絡(luò)，所述控制信號(hào)存儲(chǔ)在所述存儲(chǔ)器中。
29.如權(quán)利要求1所述的可重構(gòu)結(jié)構(gòu)，還包括用于存儲(chǔ)表示配置信號(hào)集合的數(shù)據(jù)的存儲(chǔ)器，其中，所述配置信號(hào)集合表示遞歸和非遞歸系統(tǒng)形式的ACS模塊、BMU生成器以及追溯裝置的所有可能配置網(wǎng)絡(luò)和在所述ACS模塊、BMU生成器和追溯裝置之間可重構(gòu)連接，其中，(a)所述可重構(gòu)網(wǎng)絡(luò)和(b)可重構(gòu)連接被排列為響應(yīng)所述配置信號(hào)。
30.如權(quán)利要求29所述的可重構(gòu)結(jié)構(gòu)，其中，表示所述配置信號(hào)集合的數(shù)據(jù)包括與用于對(duì)由所述可重構(gòu)結(jié)構(gòu)所接收的矢量進(jìn)行解碼的參數(shù)和算法相關(guān)的信息。
31.如權(quán)利要求29所述的可重構(gòu)結(jié)構(gòu)，還包括分析器，所述分析器被配置為用于確定用于對(duì)由所述可重構(gòu)結(jié)構(gòu)所接收的矢量進(jìn)行編碼的所述系統(tǒng)網(wǎng)格碼，其中，將所述可重構(gòu)網(wǎng)絡(luò)和可重構(gòu)的連接配置為確定這種系統(tǒng)網(wǎng)格碼的函數(shù)。
32.一種可重構(gòu)結(jié)構(gòu)，用于根據(jù)在大小、約束K以及生成器多項(xiàng)式上可變的一個(gè)或者多個(gè)遞歸和/或非遞歸系統(tǒng)網(wǎng)格碼，對(duì)由所述可重構(gòu)結(jié)構(gòu)所接收的矢量進(jìn)行解碼，所述可重構(gòu)結(jié)構(gòu)包括解碼器，所述解碼器包括(a)可重構(gòu)網(wǎng)絡(luò)塊，和(b)所述模塊之間的可重構(gòu)連接，從而使得精確數(shù)目的網(wǎng)絡(luò)組件可以自適應(yīng)地重新排列，并且在網(wǎng)絡(luò)中進(jìn)行互連，以便可根據(jù)多個(gè)解碼算法對(duì)所述矢量進(jìn)行解碼。
33.一種可重構(gòu)結(jié)構(gòu)，用于根據(jù)在大小、約束K以及生成器多項(xiàng)式上可變的一個(gè)或者多個(gè)遞歸和/或非遞歸系統(tǒng)網(wǎng)格碼，對(duì)由所述可重構(gòu)結(jié)構(gòu)所接收的矢量進(jìn)行解碼，所述可重構(gòu)結(jié)構(gòu)包括解碼器，所述解碼器包括(a)可重構(gòu)網(wǎng)絡(luò)塊，和(b)所述模塊之間的可重構(gòu)連接，從而使得精確數(shù)目的網(wǎng)絡(luò)組件可以自適應(yīng)地重新排列，并且在網(wǎng)絡(luò)中進(jìn)行互連，以便根據(jù)一個(gè)或者多個(gè)解碼算法以及一個(gè)或者幾個(gè)以下功能，同時(shí)地對(duì)所述矢量進(jìn)行解碼(1)均衡化和(2)濾波。
34.如權(quán)利要求33所述的可重構(gòu)結(jié)構(gòu)，其中，所述均衡化和濾波功能包括多種MLSE/RSSD/RSSE/PSP處理。
35.如權(quán)利要求33所述的可重構(gòu)結(jié)構(gòu)，其中，所述均衡化和濾波功能包括PSP均衡化/濾波解碼，所述PSP均衡化/濾波解碼包括基于卷積/網(wǎng)格、塊或者turbo碼的MIMO和時(shí)間空間解碼。
36.如權(quán)利要求33所述的可重構(gòu)結(jié)構(gòu)，其中，所述均衡化和濾波功能包括使用Veterbi算法的處理。
37.一種可重構(gòu)結(jié)構(gòu)，用于根據(jù)在大小、約束K以及生成器多項(xiàng)式上可變的多個(gè)遞歸和/或非遞歸系統(tǒng)網(wǎng)格碼，同時(shí)對(duì)由核心所接收的一個(gè)或者多個(gè)矢量進(jìn)行解碼，所述可重構(gòu)結(jié)構(gòu)包括解碼器，其包括(a)遞歸和非遞歸系統(tǒng)形式的ACS模塊、BMU生成器以及追溯裝置的可重構(gòu)網(wǎng)絡(luò)，以及(b)在所述ACS模塊、BMU生成器和追溯裝置之間的可重構(gòu)連接，從而使得精確數(shù)目的網(wǎng)絡(luò)組件作為用于對(duì)由所述結(jié)構(gòu)所接收的矢量進(jìn)行編碼的每個(gè)編碼的大小和約束K和生成器多項(xiàng)式的函數(shù)，可以自適應(yīng)地重新排列，并且在網(wǎng)絡(luò)中進(jìn)行互連。
38.一種包括可重構(gòu)結(jié)構(gòu)的集成芯片，所述可重構(gòu)結(jié)構(gòu)用于根據(jù)在大小、約束K以及生成器多項(xiàng)式上可變的多個(gè)遞歸和/或非遞歸系統(tǒng)網(wǎng)格碼中的任意一個(gè)，對(duì)由核心所接收的一個(gè)或多個(gè)矢量進(jìn)行解碼，所述芯片包括解碼器，其包括(a)遞歸和非遞歸系統(tǒng)形式的ACS模塊、BMU生成器以及追溯裝置的可重構(gòu)網(wǎng)絡(luò)，以及(b)在所述ACS模塊、BMU生成器和追溯裝置之間的可重構(gòu)連接，從而使得精確數(shù)目的網(wǎng)絡(luò)組件作為用于對(duì)由所述芯片所接收的矢量進(jìn)行編碼的每個(gè)編碼的大小和約束K和生成器多項(xiàng)式的函數(shù)，可以自適應(yīng)地重新排列，并且在網(wǎng)絡(luò)中進(jìn)行互連。
39.一種包括權(quán)利要求38所述的集成芯片的通信系統(tǒng)。
40.一種方法，用于根據(jù)在大小、約束K以及生成器多項(xiàng)式上可變的多個(gè)遞歸和/或非遞歸系統(tǒng)網(wǎng)格碼中的任意一個(gè)，對(duì)經(jīng)過編碼的矢量進(jìn)行解碼，所述方法包括重構(gòu)(a)遞歸和非遞歸系統(tǒng)形式的ACS模塊、BMU生成器以及追溯裝置的網(wǎng)絡(luò)，以及(b)在所述ACS模塊、BMU生成器和追溯裝置之間的連接，從而使得精確數(shù)目的網(wǎng)絡(luò)組件作為用于對(duì)由所述芯片所接收的矢量進(jìn)行編碼的每個(gè)編碼的大小、約束K和生成器多項(xiàng)式的函數(shù)，可以自適應(yīng)地重新排列，并且在網(wǎng)絡(luò)中進(jìn)行互連。
全文摘要
本發(fā)明描述了一種芯片結(jié)構(gòu)核心，其用于根據(jù)在大小、約束K以及生成器多項(xiàng)式上可變的一個(gè)或多個(gè)遞歸和/或非遞歸系統(tǒng)網(wǎng)格碼，對(duì)由核心所接收的一個(gè)或多個(gè)矢量進(jìn)行解碼。所述核心包括解碼器，其包括(a)遞歸和非遞歸系統(tǒng)形式的ACS模塊(114)、BMU生成器(110)以及追溯裝置(116)的可重構(gòu)網(wǎng)絡(luò)，以及(b)在所述ACS模塊、BMU生成器和追溯裝置之間的可重構(gòu)連接，從而使得精確數(shù)目的網(wǎng)絡(luò)組件作為用于對(duì)由所述核心所接收的矢量進(jìn)行編碼的每個(gè)編碼的大小和約束K和生成器多項(xiàng)式的函數(shù)，可以自適應(yīng)地重新排列，并且在網(wǎng)絡(luò)中進(jìn)行互連。
文檔編號(hào)H03M13/00GK101036299SQ200580024158
公開日2007年9月12日 申請(qǐng)日期2005年8月24日 優(yōu)先權(quán)日2004年8月25日
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