專利名稱：半導體集成電路器件、以及制造該器件的方法
技術領域：
本發(fā)明涉及半導體集成電路器件、以及該器件的制造方法，并且，更具體地，涉及用于構成CMOS邏輯電路的半導體集成電路器件，其中所述CMOS邏輯電路能夠通過使用低電壓型晶體管，而在CMOS單元制造過程中無附加的厚氧化膜步驟的情況下驅動高電壓。
背景技術：
使用CMOS晶體管的半導體集成電路器件的微組裝(microfabrication)已進步，并且，集成度已越來越高。通過微組裝，半導體集成電路器件的電源電壓根據比例法則(scaling rule)而下降。例如，在0.18μm工藝中，標準MOS晶體管的標準工作電壓是標準的1.8V，并使用具有約4nm厚度的柵極氧化膜(gate oxide film)的MOS晶體管。要在0.18μm工藝中的半導體集成電路器件中使用的多數單元是這樣的半導體器件，其使用利用具有1.8V規(guī)范的MOS晶體管的電路，并使集成度增大。在整個系統(tǒng)中，混合有具有在較早的工藝中創(chuàng)建的3.3V規(guī)范的半導體集成電路，或者，在一些組件中，馬達或LCD的驅動電壓不能下降。與所述組件有關地，在具有1.8V規(guī)范的晶體管中不能得到擊穿電壓。由于此原因，作為獨立的過程，有必要進一步預備具有高電壓規(guī)范的MOS晶體管，以便驅動高電壓。
需要注意以下內容。在要引入新類型的電壓系統(tǒng)晶體管的情況中，有必要引入具有與電壓系統(tǒng)相對應的膜厚度的晶體管。例如，在0.18μm工藝中，提供了具有約8nm的柵極氧化膜的厚度的3.3V規(guī)范的晶體管，其驅動在上述較早的工藝中創(chuàng)建的半導體集成電路器件(0.35μm工藝)的3.3V。通常，通過被稱為雙氧化的方法而形成8nm柵極氧化膜，并且，在柵極氧化膜形成步驟中，使形成晶體管的部分的整個硅表面一次氧化，以形成具有特定厚度的氧化膜，并且，僅蝕刻形成具有1.8V規(guī)范的晶體管的部分中的氧化膜，并且，之后，進一步使整個表面氧化，這將不會被詳細描述。因此，通過進行了兩次的氧化(其間插有蝕刻步驟)，而形成具有3.3V規(guī)范的晶體管的氧化膜。在進一步需要另一種類型的高電壓晶體管的情況中，形成三重柵極氧化膜。
存在以下問題。更具體地，雙重和三重柵極氧化膜具有增大的厚度變化。另外，在具有一種最薄的氧化膜的晶體管中，進行蝕刻步驟會使得由溝道濃度(channel concentration)的變化、以及由于形成氧化膜的加熱步驟而造成的雜質擴散(impurity diffusion)，而引起擴散長度的增大，并且，很難形成并控制具有非常小的尺度(dimension)的晶體管。
換句話說，難以放心地增加具有與要使用的電壓相對應的工作電壓的晶體管的類型。由于此約束，可在半導體集成電路器件中使用的電壓受到限制。對于這樣的問題，已提出了使用CMOS晶體管的半導體集成電路器件，其中所述CMOS晶體管通過利用低電壓類型的晶體管，而處理具有較高電源電壓的信號(例如，參見美國專利US5465054和日本專利第3190915號)圖8示出了使用CMOS晶體管的半導體集成電路器件，其中所述CMOS晶體管通過利用低電壓類型的晶體管而處理具有較高電源電壓的信號。通過具有被施加了防護電壓VSHLD的柵極的N型晶體管和傳輸門(transfergate)M101，而將輸入信號IN提供到連接到GND的N型晶體管M102的柵極，同時，通過具有被施加了防護電壓VSHLD的柵極的P型晶體管和傳輸門M103，而將輸入信號IN提供到連接到電源VDD的P型晶體管M104的柵極，并且，N和P型晶體管M102和M104的漏極分別通過具有被施加了防護電壓VSHLD的柵極的傳輸門M105和M106，而連接到輸出終端OUT。
復合單元在邏輯上用作CMOS反相器，并具有約為每個單元的可允許電壓的兩倍的可允許電壓。
(1)參照柵極氧化膜的擊穿電壓在N型晶體管M102成為CMOS反相器的主要組件的情況下，不施加等于或高于防護電壓VSHLD-閾值電壓Vtn的電壓，其中所述閾值電壓Vtn為連接到其柵極的N型晶體管和傳輸門M101的柵極電壓，并且，即使施加了具有帶有VDD系統(tǒng)電源的電路中的邏輯電平的電源電壓VDD，也不施加等于或高于先前的電壓(防護電壓VSHLD-閾值電壓Vtn)的電壓。此外，當將防護電壓VSHLD設為約VDD/2時，即使施加擊穿電壓的兩倍作為電源電壓VDD，也僅將等于或低于N型晶體管的擊穿電壓的電壓施加到N型晶體管M102的柵極。此外，對于N型晶體管和傳輸門M101，將電壓VDD/2施加到它自身的柵極。因此，即使將具有電源電壓VDD和GND電平上的幅度的信號輸入到輸入終端IN，也僅施加電源電壓的一半作為對柵極氧化膜的應力(stress)。對于P型晶體管M104和M103，類似地，僅施加電源電壓的一半作為應力。并且，因此，在具有兩倍于擊穿電壓的電源電壓的一般系統(tǒng)中，具有這樣的結構的復合單元可滿足柵極氧化膜的擊穿電壓，并可避免柵極氧化膜的可靠性的惡化。
另外，有關柵極氧化膜的擊穿電壓的論述適用于包括漏極電壓限制晶體管M105和M106的所有晶體管。
(2)漏極-源極擊穿電壓(溝道擊穿電壓)要成為CMOS反相器的主組件的N型晶體管M102具有連接到GND的源極、以及連接到輸出終端OUT的漏極，其中輸出終端OUT用于通過具有被施加了防護電壓VSHLD的柵極的N型傳輸門M105而輸出電源電壓VDD-GND的電壓。N型晶體管M102的漏極電壓具有被N型傳輸門M105限制、并低于防護電壓VSHLD-閾值電壓Vtn的上限電壓，并且，防護電壓VSHLD為電源電壓VDD的一半。由于此原因，可防止要施加到N型晶體管M102的漏極的電壓超過電源電壓VDD的一半。因此，即使以與論述中相同的方式施加了N型晶體管的擊穿電壓的兩倍作為電源電壓VDD，也僅施加等于或低于該擊穿電壓的電壓作為到N型晶體管M102的漏極-源極電壓。由此，對于其它N型晶體管(兩個N型傳輸門M101和M105)，有可能通過適當地保持輸入信號IN的轉換速度以及器件尺寸，而將漏極-源極電壓維持為等于或低于該擊穿電壓。此外，這適用于P型晶體管M104、M103和M106。
盡管在上述技術中有可能通過使用低電壓型晶體管來驅動高電壓，但存在以下問題。
(1)用于電壓增大的傳輸門晶體管被添加到電流路徑，以便驅動輸出，并且，它們被串聯(lián)連接。由于此原因，需要額外的晶體管配置。由此，由于雙重原因而增加了驅動器的尺寸。
(2)當將電源電壓VDD設為等于或高于每個單元的擊穿電壓的兩倍時，要施加到每個單元的電壓等于或高于該擊穿電壓。因此，根據傳統(tǒng)結構，不能將電源電壓VDD增大為該單元的擊穿電壓的兩倍或更高。

發(fā)明內容
考慮到實際情形，本發(fā)明的目的在于提供一種半導體集成電路，其維持工作電壓范圍，并可通過使用低電壓型晶體管，而防止在能夠驅動高電壓的電路結構中的布局面積的增大。
更具體地，本發(fā)明的目的在于提供一種半導體集成電路，其包括晶體管電路，該晶體管電路能夠在不改變氧化膜的厚度的情況下實現在晶體管單元的漏極端處的擊穿電壓的增大。
本發(fā)明提供了一種CMOS集成電路，其能夠在相當高的電源電壓上進行操作，該電路包括第一MOS型晶體管，其具有通過在漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度；以及具有相同極性的第二MOS型晶體管和傳輸門，其連接到第一MOS型晶體管的柵極，其中，通過被施加了預定電位(防護電壓)的第二MOS型晶體管和傳輸門而將柵極電壓施加到第一MOS型晶體管的柵極。
此外，在本發(fā)明中，第二MOS型晶體管具有通過在漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度。
此外，在本發(fā)明中，第二MOS型晶體管具有通過在漏極端(信號輸入端)和源極端兩者處的低濃度區(qū)域而與柵極接觸的雜質剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度。
此外，在本發(fā)明中，第一MOS型晶體管具有通過在漏極端和源極端兩者處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度。
此外，在本發(fā)明中，所述預定濃度等于或低于5E18cm-3。
此外，在本發(fā)明中，所述低濃度區(qū)域具有0.05μm或更長的長度。
此外，在本發(fā)明中，形成所述低濃度區(qū)域，以通過使用光掩模(photomask)而維持預定的尺度，其中，形成所述光掩模而使用作漏極的高濃度區(qū)域具有相對于柵極的偏移，并且，通過相對于柵極的偏移來形成所述高濃度區(qū)域。
此外，在本發(fā)明中，形成所述低濃度區(qū)域，以通過使用側壁間隔(spacer)而維持預定的尺度，并通過相對于柵極的偏移來進行更大的注入。
此外，在本發(fā)明中，所述低濃度區(qū)域為具有逆電導(reverse conductivity)類型的第二壁，其中，與構成溝道的具有特定電導類型的第一壁相鄰地提供所述第二壁。
此外，在本發(fā)明中，在深阱(deep well)中形成所述第一壁和所述第二壁。
此外，在本發(fā)明中，提供了具有通過在第一MOS型晶體管的漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面的復合型MOS半導體單元，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，并且，其中，將柵極電壓通過被施加了第一預定電位(第一防護電壓)的、具有相同極性的第二MOS型晶體管和傳輸門，而施加到第一MOS型晶體管的柵極，其中，第一和第二MOS型晶體管具有N型，并且，第一MOS型晶體管的源極連接到第一電源；以及具有通過在第三MOS型晶體管的漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面的復合型MOS半導體單元，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，將與第一MOS型晶體管共有的柵極電壓通過被施加了第二預定電位(第二防護電壓)的、具有相同極性的第四MOS型晶體管和傳輸門，而施加到第三MOS型晶體管的柵極，其中，第三和第四MOS型晶體管具有P型，并且，第三MOS型晶體管的源極連接到第二電源。
此外，在本發(fā)明中，提供了具有通過在第一MOS型晶體管的漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面的復合型MOS半導體單元，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，并且，其中，將柵極電壓通過被施加了第一預定電位(第一防護電壓)的、具有相同極性的第二MOS型晶體管和傳輸門，而施加到第一MOS型晶體管的柵極，并且，該復合型MOS半導體單元具有通過在第二MOS型晶體管和傳輸門的漏極端(信號輸入端)處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，其中，第一和第二MOS型晶體管具有N型，并且，第一MOS型晶體管的源極連接到第一電源；以及，此外，具有通過在第三MOS型晶體管的漏極端上處的低濃度區(qū)域而與柵極接觸的漏極剖面的復合型MOS半導體單元，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，并且，其中，將與第一MOS型晶體管共有的柵極電壓通過被施加了第二預定電位(第二防護電壓)的、具有相同極性的第四MOS型晶體管和傳輸門，而施加到第三MOS型晶體管的柵極，并且，該復合型MOS半導體單元具有通過在第四MOS型晶體管和傳輸門的漏極端(信號輸入端)處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，其中，第三和第四MOS型晶體管具有P型，并且，第三MOS型晶體管的源極連接到第二電源。
此外，在本發(fā)明中，多個Nch的復合型MOS半導體單元從第一電源一側起串聯(lián)連接，輸出終端被連接，并且，公共地輸入第一防護電壓，并且，Pch的復合型MOS半導體單元從輸出終端起與第二電源并聯(lián)連接，公共地輸入第二防護電壓，并且，Pch和Nch中的每個的復合型MOS半導體單元的輸入在組成一對的Pch和Nch中的每個中具有輸入終端。
此外，在本發(fā)明中，多個Pch的復合型MOS半導體單元從第二電源一側起串聯(lián)連接，輸出終端被連接，并且，公共地輸入第二防護電壓，并且，Nch的復合型MOS半導體單元從輸出終端起與第一電源并聯(lián)連接，公共地輸入第一防護電壓，并且，Pch和Nch中的每個的復合型MOS半導體單元的輸入在組成一對的Pch和Nch中的每個中具有輸入終端。
此外，在本發(fā)明中，Nch的復合型MOS半導體單元的第一晶體管的漏極和源極中的每個連接到Pch的復合型MOS半導體單元的第一晶體管的漏極和源極中的每個，并且，Nch的復合型MOS半導體單元的防護電壓為第一防護電壓，而Pch的復合型MOS半導體單元的防護電壓為第二防護電壓。
此外，在本發(fā)明中，第一預定電位(第一防護電壓)等于第二預定電位(第二防護電壓)。
此外，在本發(fā)明中，CMOS集成電路晶體管結構包括屬于復合型MOS半導體單元的晶體管結構和不屬于復合型MOS半導體單元的晶體管結構兩者。
根據本發(fā)明，有可能在不改變氧化膜的厚度的情況下實現在晶體管單元的漏極端處的擊穿電壓的增大，并且，沒有必要在用于取出(fetch)輸出信號的信號路徑上提供額外的傳輸門，并且，有可能在輸出電流路徑中消除傳輸門晶體管(漏極電壓限制晶體管)。因此，可減小器件的尺寸，并可減小布局區(qū)域。此外，擊穿電壓的增加減輕了用于柵極的漏極電壓(氧化膜的擊穿電壓)的約束。由此，可將擊穿電壓等于或低于電源電壓VDD的單元擊穿電壓的兩倍的常用約束改變?yōu)閾舸╇妷旱扔诨虻陀诼O擊穿電壓的改善的約束。由此，有可能進一步擴大工作電壓的范圍。


圖1為示出根據本發(fā)明的第一實施例的、由復合晶體管的組合而得到的反相器的等價電路圖；圖2為示出根據本發(fā)明的第一實施例的復合晶體管的等價電路圖，其中，(a)為示出Nch復合晶體管的等價電路圖，而(b)為示出Pch復合晶體管的等價電路圖；圖3為示出根據本發(fā)明的第一實施例的Nch復合晶體管的視圖，其中，(a)為示出漏極的高擊穿電壓結構的說明圖，而(b)為示出Nch復合晶體管漏極的部分說明圖；圖4(a)為示出在根據本發(fā)明的第一實施例的復合晶體管中、低濃度區(qū)域的濃度和柵極氧化膜的電場之間的關系的圖表，而圖4(b)為示出低濃度區(qū)域的濃度和耗盡層的寬度之間的關系的圖表；圖5為示出根據實施例的復合晶體管中的漏極的高擊穿電壓結構的說明圖，其中，(a)示出了Nch，而(b)示出了Pch；圖6(a)和圖6(b)為示出通過根據實施例的復合晶體管的組合而得到的3與非(3NAND)的說明圖；圖7(a)和圖7(b)為示出通過根據實施例的復合型晶體管的組合而得到的互補傳輸門的圖；以及圖8為示出根據傳統(tǒng)示例的MOS電容型半導體器件的結構的說明圖。
具體實施例方式
接下來，將通過參照附圖來詳細地描述本發(fā)明的實施例。
圖1示出了根據本發(fā)明的第一實施例的反相器電路。該反相器電路包括Nch開關晶體管M2，其要成為具有漏極剖面(profile)、以通過在漏極端上的具有等于或低于與電源電壓相對應的預定濃度的雜質濃度的低濃度區(qū)域而與柵極接觸的第一MOS型晶體管；以及柵極電壓限制Nch晶體管M1，其要成為在第一MOS型晶體管M2的柵極上的具有相同極性的第二MOS型晶體管，并且，該電路被構成為通過被施加了防護電壓的第二MOS型晶體管和傳輸門，而將柵極電壓施加到第一MOS型晶體管和傳輸門的柵極。在該圖中，○表示具有源極和漏極終端的高擊穿電壓結構的終端。
該反相器電路具有這樣的結構，使得通過Nch晶體管復合單元而構成的高電壓復合晶體管1和通過Pch晶體管復合單元而構成的高電壓復合晶體管2被并聯(lián)連接。
該反相器電路的高電壓復合晶體管1包含包括Nch開關晶體管的柵極電壓限制Nch晶體管M1、以及包括Nch開關晶體管的高擊穿電壓晶體管M2，其中，所述晶體管M1和M2分別包括具有高擊穿電壓結構的漏極。要成為在漏極上具有高擊穿電壓結構的開關晶體管的高擊穿電壓Nch晶體管M2具有連接到OUT輸出終端的漏極、以及連接到GND的源極。另一方面，輸入IN通過被施加了第一防護電壓VSHID1的柵極電壓限制晶體管M1(該晶體管在漏極上具有高擊穿電壓結構)，而連接到高擊穿電壓晶體管M2的柵極。
此外，對于電源Vpp一側，以相同的方式而連接多個Pch晶體管。
組成在漏極上具有高擊穿電壓結構的Pch開關晶體管的高擊穿電壓Pch晶體管M4具有連接到OUT輸出終端的漏極、以及連接到電源電壓Vpp的源極。輸入IN通過利用第二防護電壓VSHLD2而被選通的柵極電壓限制Pch晶體管M3(在漏極上具有高擊穿電壓結構的晶體管)，而連接到柵極。
圖2(a)示出了被提取出的、包括晶體管M1和M2的Nch晶體管復合單元，而圖2(b)示出了被提取出的、包括晶體管M3和M4的Pch晶體管復合單元，并且，將通過參照這些附圖來給出詳細描述。
圖2(a)示出了由根據本發(fā)明的Nch晶體管復合單元構成的高電壓復合晶體管1。晶體管M2的柵極通過利用防護電壓VSHLD而被選通的柵極電壓限制Nch晶體管M1(該晶體管在漏極上具有高擊穿電壓結構)，而連接到復合晶體管柵極終端G。在將通常可被施加到該器件的較高的電壓施加到復合晶體管柵極終端G的情況中，考慮到要被施加到晶體管M2的柵極的電壓，而進行對防護電壓VSHLD-閾值電壓Vth的限制。由此，調節(jié)了防護電壓VSHLD。由此，有可能將晶體管M2的柵極電壓控制在該器件的正常施加電壓內，以便得到不具有可靠性問題的操作范圍(此時，將復合晶體管1的最低電壓設為地電平GND)。
另一方面，柵極電壓限制晶體管M1的漏極端具有高擊穿電壓結構。
通常，已引入了高擊穿電壓結構的漏極剖面，以便1)減少漏極端上的S-D方向的電場，并減小載流子(carrier)的熱度(hotdegree)，以減小到柵極氧化膜中的載流子注入，以及2)減少漏極的擴散區(qū)域中的末端(具有柵極的末端，即，在傳統(tǒng)的LOCOS工藝中與LOCOS邊緣部分的溝道截斷環(huán)(channel stopper)接觸的部分)上的電場，以提高擊穿電壓。在下面的論述中，形成低濃度區(qū)域，以便以除了上述原因之外的其它有效機制來增強擊穿電壓。
在將通常可被施加到該器件的較高的電壓施加到復合晶體管柵極終端G的情況中，存在對與電壓限制晶體管M1有關的漏極-柵極擊穿電壓和漏極-源極擊穿電壓的擔憂。由于此原因，電壓限制晶體管M1的漏極端具有高擊穿電壓結構。類似地，晶體管M2的漏極端也具有高擊穿電壓結構。原因在于在將通?？杀皇┘拥皆撈骷妮^高的電壓施加到復合晶體管漏極終端D的情況中，以與在電壓限制晶體管M1中相同的方式，也存在對漏極-柵極擊穿電壓和漏極-源極擊穿電壓的擔憂。
將對在漏極端上具有高擊穿電壓結構的晶體管給出描述。圖3示出了在LDD結構晶體管的源極和漏極的漏極端上具有高擊穿電壓結構的晶體管的局部結構，其中，通過在雜質注入中使用用于漏極端的掩模(mask)來添加偏移(offset)，而形成LDD結構晶體管。對應于偏移長度而提供要成為在漏極一側上的低濃度區(qū)域的低濃度擴散和注入區(qū)域N-，并且，超越其而提供高濃度擴散和注入區(qū)域N+。
將考慮用于定義漏極擊穿電壓的電壓的施加。例如，假定將0V施加到源極S，將0V施加到柵極G，而將10V施加到漏極D。在根據0.18μm工藝規(guī)則而對晶體管設置約1.8V作為標準電壓的情況下，例如，使用具有約4nm的厚度的薄柵極氧化膜?？紤]到晶體管漏極端上的電場，將柵極G設為0V，并通過柵極氧化膜，而將擴散區(qū)域從在柵極下提供的漏極端上的低濃度擴散和注入區(qū)域耗盡(deplete)到高濃度注入區(qū)域，使得漏極節(jié)點被設為具有10V的高電壓。
確切地說，利用用于說明氧化膜的電場、以及漏極端上的注入區(qū)域的耗盡的二維器件仿真器，來仿真耗盡的方式。如圖3(b)所示，簡單并示意性地計算了氧化膜的電場和耗盡距離。為了簡化起見，使用柵極材料，并且，沿垂直方向提供氧化膜、具有偏移長度的低濃度注入區(qū)域、以及高濃度注入區(qū)域。
圖4(a)通過在進行簡化的情況下取漏極電壓作為參數，而示出了低濃度注入區(qū)域的濃度和氧化膜(將氧化膜設為具有4nm的厚度)的電場之間的關系。
此外，圖4(b)通過取漏極電壓作為參數，而示出了低濃度注入區(qū)域的濃度和耗盡層的寬度之間的關系(假定低濃度注入區(qū)域距離的偏移長度充分的大)。
在0.18μm工藝規(guī)則中，具有LDD結構的晶體管的低濃度擴散和注入區(qū)域具有這樣的雜質濃度，使得盡可能地不惡化晶體管的驅動能力，并且，將漏極的維持電壓充分地保持在正常的電壓工作范圍內，并將可靠性壽命設為完全超過10年。通常，進行設置，以得到約為1E19cm-3的濃度。
另一方面，對于氧化膜的壽命，將氧化膜的電場設為約5E6V/cm或更小，并進行設計，以具有10年或更長的壽命。
考慮到前述內容，例如，在低濃度注入區(qū)域的濃度約為1E19cm-3時，可在圖中施加約3V，并且，在濃度減小為約1E18cm-3時，漏極端的耗盡進行。即使對漏極施加10V，也會通過所述耗盡而減小柵極下的電位，并且，柵極氧化膜的電場為5E6V/cm或更小。
此時，耗盡層具有約為0.1μm的寬度。
0.18μm工藝生成中的側壁(sidewall)長度約為0.1μm，并且，對于約10V的漏極電壓的施加，低濃度注入區(qū)域的濃度約為1E18cm-3，并且，可僅通過側壁的偏移，而維持耗盡層的寬度。然而，產生了無余量(margin)的狀態(tài)。為了維持余量，低濃度注入區(qū)域的濃度進一步減小。此外，為了將耗盡層的寬度維持為相應地增加，要以這樣的方式設置偏移長度，使得要使在很大程度上通過掩模注入的端避開柵極和漏極端(掩模偏移)。
將總結描述。通常，當電壓不是非常高時，還有可能取決于LDD注入濃度而替換低電壓注入區(qū)域，以用于增強可靠性。為了進一步提高電壓，首先，有必要設置等于或低于通常使用的LDD注入濃度的濃度。由于此原因，添加另一個掩模，并在相同部分中的側壁下進行低濃度注入。
此外，對于用于正常LDD注入的掩模，以不進行LDD注入這樣的方式來防護該部分。因此，在LDD注入濃度不同于低濃度區(qū)域的濃度的情況下，除了用于偏移的掩模之外，還有必要使用用于分別設置不同濃度的掩模。然而，同樣在此情況下，不進行影響所有晶體管的柵極氧化膜形成步驟的改變，而是簡單地改變注入步驟，并且，在非常大的程度上限制了工藝的改變。
對于形成低濃度注入區(qū)域的方法，通過使用側壁和掩模偏移中的任一個，而將低濃度注入區(qū)域的注入濃度設為具有特定值或更小，并且，將與要施加到漏極的電壓相對應的耗盡層的長度維持在從柵極和漏極端到高濃度擴散和注入區(qū)域的末端的距離。由此，在漏極擊穿電壓狀態(tài)下的柵極氧化膜的電場減小，且等于或小于正常操作狀態(tài)下的電場(5E6V/cm)。
由此，即使將等于或高于正常施加電壓的電壓施加到具有高擊穿電壓結構的漏極，也有可能在不改變柵極氧化膜的厚度的情況下維持柵極氧化膜的擊穿電壓。
此外，對于偏移，已對使高濃度注入區(qū)域避開柵極和漏極端的方法給出了描述。從有關耗盡的論述中顯然看出，例如，在要對于注入區(qū)域而進行自對準多晶硅化物(salicide)或硅化物的金屬化的情況下，金屬化的區(qū)域將會偏移。當擴散區(qū)域的表面被金屬化時，不引起用來減小柵極氧化膜的電場的擴散區(qū)域的耗盡，而是產生柵極擊穿。
已對在電流未在源極和漏極之間流動的狀態(tài)(即，靜態(tài))下得到可靠性的情況給出了描述。在電流在源極和漏極之間流動的情況下，形成漏極的高擊穿電壓結構的低濃度區(qū)域減小了由漏極端的耗盡而引起的電場，并成為漏極一側上的電阻，并且，由此用作源極和漏極之間的限流電阻。因此，可在Nch晶體管中抑制在漏極端上的熱電子的生成，并可抑制可靠性的惡化。通過雜質濃度的減小，有可能進一步增強所述抑制的程度。
以相同的方式，以上論述適用于復合晶體管1的兩個晶體管、柵極電壓限制晶體管M1、以及主晶體管M2的漏極、漏極-柵極和漏極-源極。擊穿電壓仍留在漏極和襯底之間。
對于漏極和襯底之間的擊穿電壓，優(yōu)選地，考慮擴散擊穿電壓。如將在下面描述的，優(yōu)選對每個區(qū)域作出研究。對于與柵極端接觸的位置，首先，提供了用于高擊穿電壓結構的低濃度區(qū)域。因此，提高了擊穿電壓。在高濃度注入和擴散區(qū)域的底面上進行阱(well)注入或溝道注入，并且，所述阱注入或溝道注入在約17次冪或更小的量級下較薄。因此，維持了約為10V的擊穿電壓。此外，對于絕緣一側，特別地，可防止擊穿電壓落入到STI絕緣中的那部分。因而，可實現擊穿電壓的增大。
上面已描述了由Nch晶體管構成的復合晶體管1。對于由Pch晶體管構成的復合晶體管2，類似地，有可能使由普通晶體管構成的Nch和Pch復合晶體管在維持可靠性的情況下使用高電壓。
在上述半導體集成電路器件中，已通過使用示出以低加速和低劑量而進行離子注入的情況的附圖，而描述了低濃度區(qū)域的形成。用于減小柵極氧化膜的電場的低濃度區(qū)域的雜質濃度應被設為等于或低于約1E18cm-3，以便在如圖4(a)所示的傳統(tǒng)示例中將工作電壓提高為約10V，其在要在普通LDD中使用的N雜質注入中是過高的。由于此原因，需要與LDD注入不同的注入步驟。
在CMOS工藝中，進行阱注入，并且，阱注入的雜質濃度為第17次冪的量級。圖5(a)示出了使用阱結構來用于Nch復合晶體管的高擊穿電壓結構的情況。從左側起，通過高濃度雜質注入而在P阱PW中形成源極S，并且，通過與普通晶體管相同的結構來連續(xù)地形成低濃度區(qū)域，并且，將柵極延伸到漏極一側。
通過此結構，P阱PW在柵極G的中間結束，這給出了柵極長度。在右側的漏極一側上進一步形成N阱NW作為低濃度區(qū)域，并與柵極端分開偏移距離而形成高濃度注入和擴散區(qū)域N++。用于定義柵極長度的距離(即，用于定義上述偏移長度的距離)不同于具有上述結構的晶體管的該距離。然而，同樣在此情況中，相同的論述有可能針對于漏極-柵極擊穿電壓(氧化膜的擊穿電壓)和漏極-源極擊穿電壓。即使將具有帶有高擊穿電壓結構的漏極的晶體管應用于根據實施例的復合晶體管，也可得到相同的優(yōu)點。
此外，在此情況中，不需要引入另一個注入步驟，并且，可更便宜地進行制造。圖5(b)示出了一種晶體管，其中，以與圖5(a)中相同的方式，在P襯底上，Pch晶體管的漏極部分具有高擊穿電壓結構。與Nch晶體管的情況相反，采用了這樣的結構，其中，Pch和Nch的注入種類彼此替換，并提供深N阱注入DeepNW，以包圍著P阱PW和N阱NW。原因在于，以可將電壓獨立地施加到Pch晶體管的漏極D的方式而需要用于與襯底PSUB絕緣的深N阱注入DeepNW。盡管已通過采用P襯底作為例子而給出了描述，但對于N襯底來說，不需要Pch晶體管中的深N阱注入DeepNW。相反，在Nch晶體管中，有可能僅通過改變?yōu)镻阱注入DeepPW，而以相同的方式制造高擊穿電壓結構。
回到圖1，首先，將給出對由Nch和Pch復合晶體管1和2構成的最小單元上的反相器邏輯的描述。
在地電位GND一側上提供Nch復合晶體管1，并將第一防護電壓VSHLD1輸入到柵極電壓限制晶體管柵極，并且，在高電壓電源Vpp一側上提供Pch復合晶體管2，并將第二防護電壓VSHLD2輸入到柵極電壓限制晶體管柵極，并且，復合晶體管1和2中的每個具有連接到輸入終端IN的柵極、以及連接到輸出終端OUT的漏極。
將高電壓電源Vpp的電壓設為10V，將輸入終端IN的幅度設為0V至10V，將輸出終端OUT的幅度設為0V至10V，將第一防護電壓VSHLD1設為3.6V，并將第二防護電壓VSHLD2設為6.4V。此外，Nch和Pch晶體管中的每個具有被設為3.6V或更小的正常工作電壓、以及Vtn＝0.6V和Vtp＝-0.6V的閾值電壓。此外，在每個漏極端的高擊穿電壓結構中，假定低濃度注入和擴散區(qū)域、以及偏移長度被設為與要施加的最大電壓相對應。
假定將10V施加到輸入終端IN，將10V施加到柵極電壓限制晶體管M1的漏極。對漏極提供高擊穿電壓結構。由于此原因，產生了一種狀態(tài)，其中，將高電壓施加到漏極，以設置10V的漏極、3.6V的柵極、以及3V的源極(3.6V的防護電壓VSHLD1-Nch晶體管閾值Vth＝0.6V)。由于漏極的高擊穿電壓結構，晶體管M1在沒有以上論述中的問題的情況下操作，并且，此外，施加等于或低于正常工作電壓的3V，作為Nch復合晶體管1中的主晶體管M2的柵極電壓，以產生“通(ON)”狀態(tài)，使得輸出終端OUT被驅動為0V。
另一方面，對于Pch復合晶體管2，將施加到復合晶體管2的柵極終端的10V的電壓作為確切電壓通過被施加了6.4V的第二防護電壓VSHLD2的第二復合晶體管2的柵極電壓限制晶體管，而傳送到第二復合晶體管2中的主晶體管M4的柵極。由于第二復合晶體管2中的主晶體管M4的源極電壓為10V，所以，產生“斷(OFF)”狀態(tài)，并且，漏極電壓為0V。由于晶體管M4具有為高擊穿電壓結構的漏極，所以，其可對于0V的施加而正常操作。
相反，假定將0V施加到輸入終端IN，將復合晶體管1的柵極的0V作為確切電壓而施加到主晶體管M2的柵極，并將10V施加到漏極。然而，漏極具有高擊穿電壓結構，從而維持漏極和源極之間、以及漏極和柵極之間的擊穿電壓。另一方面，將6.4V的防護電壓VSHLD2施加到Pch復合晶體管2中的柵極電壓限制晶體管M3的柵極，使得漏極被設為0V，柵極被設為6.4V，而源極被設為7V(6.4V的防護電壓VSHLD2-Nch晶體管閾值Vtp＝-0.6V)。產生了基于Pch源極而將高電壓施加到漏極的狀態(tài)。然而，由于漏極的高擊穿電壓結構，晶體管M3在沒有以上論述中的問題的情況下操作。此外，基于源極而施加等于或低于正常工作電壓的-3V，作為Pch復合晶體管2中的主晶體管M4的柵極電壓，以便產生“通”狀態(tài)，并將輸出終端OUT驅動為10V。
由此，提供了將適當的防護電壓施加到柵極的柵極電壓限制晶體管，并且，組合使用將高擊穿電壓結構應用于要構成的晶體管的漏極的晶體管的復合晶體管。由此，不需要在漏極一側上的傳統(tǒng)的電壓限制晶體管，并可減小布局(layout)的尺寸，并且，此外，限制電壓可高于正常工作電壓的兩倍，并可隨著擊穿電壓的增大而升高到某個電壓。
盡管在實施例中將第一防護電壓VSHLD1和第二防護電壓VSHLD2設為彼此不同，但是，例如，如果要使用的電壓范圍為通常使用的電壓范圍的兩倍或更小，則第一和第二防護電壓中的每個可被設為其最大工作電壓的一半。由此，可簡化防護電壓設置電路。
此外，在此情況中，柵極電壓限制晶體管的柵極電壓(防護電壓)被設為工作電壓的一半。由于此原因，漏極一側不需要采用高擊穿電壓結構，并可使用正常的晶體管。在以上描述中使用的數值為近似值，并非嚴格地定義本發(fā)明。將以相同的方式給出下面對實施例的描述。
(第二實施例)接下來，將描述本發(fā)明的第二實施例。
圖6(a)示出了通過組合Pch和Nch復合晶體管而構成的3與非(3NAND)。對其輸入了第一防護電壓VSHLD1的Nch復合晶體管11、21和31從地電位GND一側起被串聯(lián)連接，并分別連接到輸出終端OUT，而對其輸入了第二防護電壓VSHLD2的Pch復合晶體管12、22和32從高電壓電源Vpp一側起被并聯(lián)連接，并分別連接到輸出終端OUT。此外，將3個輸入終端IN10、IN20、以及IN30輸入到通過復合晶體管的柵極電壓限制晶體管而連接與非(NAND)的主晶體管。在不顧及柵極電壓限制晶體管M11、M21、M31、M12、M22、以及M32的情況下，提供普通的3與非，并且，在邏輯上進行3與非的操作是很顯然的。在復合晶體管11、以及復合晶體管21和31中的高擊穿電壓結構的部分之間有輕微的差別。將通過參照寫入電壓的圖6(b)來對此描述。
在圖6(b)中，復合晶體管21和31取決于在上面已經描述的復合晶體管1、以及柵極電壓限制晶體管M21和M31和主晶體管M22和M32的源極側上是否提供了高擊穿電壓結構，而具有差異。假定將10V施加到輸入終端IN10、IN20、以及IN30，并且，隨后，輸入IN20從10V下降到0V。此時，晶體管M22的柵極電壓首先為3V，并隨后下降到0V，使得串聯(lián)連接的Nch晶體管中的一個截止。由此，輸出終端OUT產生從0V到10V的轉換。
此時，已截止的上面的晶體管M32(輸出端一側)的溝道電位從0V開始上升。此外，柵極電壓限制晶體管M31連接到晶體管M32的柵極，并將3.6V施加到柵極，而將10V施加到漏極。因此，施加了自啟動(self-boot)。
存在這樣的可能性，即取決于施加了自啟動的部分的布局，首先被施加了3V的晶體管M32的柵極電壓可能與最大溝道電位的上升相對應而升高，并且，可能施加13V。當該節(jié)點的電壓上升到13V時，不能通過普通結構而保持柵極電壓限制晶體管M31中的源極和柵極之間的擊穿電壓。由于此原因，在柵極電壓限制晶體管M31的源極一側上也需要高擊穿電壓結構。
此外，當晶體管M32的柵極電壓接收到自啟動、并由此升高時，晶體管M32還可使輸出終端OUT一側上的10V的電壓通過。由于此原因，在一些情況中施加晶體管M22的10V的漏極電壓。因此，與高電壓一側上的一級中的Nch晶體管M32無關地，該電壓不受限制。由此，對于下面低一級的晶體管M22(GND一側)的漏極，也需要高電壓結構。
還可將相同的論述應用于柵極電壓限制晶體管M21。對于與地GND一側最接近的柵極電壓限制晶體管M11，將源極一側上的電位固定為地電位GND，使得源極電位不升高，并且溝道電位很少升高。因而，很少施加自啟動。由于此原因，很少有必要使柵極電壓限制晶體管M11的源極一側具有高擊穿電壓結構。
在晶體管M32和M22的柵極的自啟動基于布局和浮動電容(floatingcapacity)的關系而很少產生優(yōu)點的情況下，沒有必要在柵極電壓限制晶體管M31和M21的源極側上采用高擊穿電壓結構、以及沒有必要在晶體管M22和M12的漏極側上采用高擊穿電壓結構。
在輸入終端IN20從10V改變?yōu)?V、而輸入終端IN30隨后從10V改變?yōu)?V的情況下，如果將自啟動施加到晶體管M32，則柵極電壓下降到0V，同時源極側維持為10V。在此情況下，不能維持晶體管M32中的源極和柵極之間的擊穿電壓。由于此原因，還將高擊穿電壓結構應用于此部分，即，晶體管M32的源極一側。對于晶體管M22，進行相同的應用。自不必說，在采用了未在很大程度上施加自啟動的布局的情況下，并非以在上面的論述中相同的方式而需要源極部分的高擊穿電壓結構。
(第三實施例)接下來，將描述本發(fā)明的第三實施例。
在該實施例中，將給出對通過如圖7(a)所示來組合Pch和Nch復合晶體管所構成的互補型傳輸門的描述。將第一防護電壓VSHLD1和第二防護電壓VSHLD2施加到互補型晶體管41和42，其中柵極電壓限制晶體管和主晶體管兩者在源極和漏極上具有高擊穿電壓結構，并且主晶體管M42和M44的柵極電壓是受限的。此外，假定要連接到輸入終端IN和輸出終端OUT的源極和漏極具有高擊穿電壓結構，這是因為可能對其施加高電壓。此外，還使在要連接到主晶體管的柵極的一側上的柵極電壓限制晶體管的源極具有高擊穿電壓結構。圖7(b)示出了在“通”狀態(tài)下設置互補型傳輸門的電壓的關系。
顯然，柵極電壓受到柵極電壓限制晶體管的限制，并且，將高擊穿電壓結構應用于被施加高電壓的節(jié)點。在傳輸門中，不將終端確定為輸入和輸出。由于此原因，存在可能將高電壓施加到主晶體管中的源極和漏極兩者的可能性。因此，采用了高擊穿電壓結構。此外，在一些情況中，將相當大的電容負載施加到互補型傳輸門的輸出終端OUT。如在3與非的實施例中所述，在一些情況中，將自啟動在很大程度上施加到主晶體管M42和M44的柵極。由于此原因，在柵極電壓限制晶體管M41和M43的源極側上也采用高擊穿電壓結構。
如上所述，主晶體管的柵極通過利用防護電壓而選通的柵極電壓限制晶體管而被連接，并且，通過組合將高擊穿電壓結構應用于被施加了高電壓的源極和漏極的復合晶體管而得到的反相器、3與非、以及互補型傳輸門在將可靠性維持在超過至少通常使用的電壓范圍的兩倍的同時操作。通過對該邏輯電路的操作的描述，有可能容易地推出也可將邏輯電路“或非(NOR)”、時鐘反相器、以及未示出但一般使用的其它一般邏輯電路構造為在將可靠性維持在超過至少通常使用的電壓范圍的兩倍的同時操作。
在根據本發(fā)明的邏輯電路和驅動器中，有可能在工藝中無顯著改變(例如，具有不同的氧化膜厚度的晶體管的引入)的情況下增加工作電源范圍。因此，例如，在器件約束或接口約束下部分地處理高電壓的情況下，它們對于從芯片內部到其內部、或從芯片內部到其外部的接口特別有用。例如，還可將本發(fā)明應用于多種用途，即，在純工藝中制造的非易失性存儲器(CMOS快閃存儲器)的驅動器電路、或在低電壓專用工藝中的5V-IO座(pad)。
權利要求
1.一種半導體集成電路器件，其具有能夠在相當高的電源電壓上進行操作的CMOS集成電路，該器件包括第一MOS型晶體管，其具有通過在漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度；以及具有相同極性的第二MOS型晶體管和傳輸門，其連接到第一MOS型晶體管的柵極，其中，通過被施加了預定電位(防護電壓)的第二MOS型晶體管和傳輸門，而將柵極電壓施加到第一MOS型晶體管的柵極。
2.如權利要求1所述的半導體集成電路器件，其中，第二MOS型晶體管具有通過在漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度。
3.如權利要求1所述的半導體集成電路器件，其中，第二MOS型晶體管具有通過在漏極端(信號輸入端)和源極端兩處的低濃度區(qū)域而與柵極接觸的雜質剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度。
4.如權利要求1所述的半導體集成電路器件，其中，第一MOS型晶體管具有通過在漏極端和源極端兩處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度。
5.如權利要求1所述的半導體集成電路器件，其中，所述預定濃度等于或低于5E18cm-3。
6.如權利要求5所述的半導體集成電路器件，其中，所述低濃度區(qū)域具有0.05μm或更長的長度。
7.如權利要求1所述的半導體集成電路器件，其中，形成所述低濃度區(qū)域，以通過使用光掩模而維持預定的尺度，其中，形成所述光掩模而使用作漏極的高濃度區(qū)域具有相對于柵極的偏移，并且，通過相對于柵極的偏移來形成所述高濃度區(qū)域。
8.如權利要求1所述的半導體集成電路器件，其中，形成所述低濃度區(qū)域，以通過使用側壁間隔而維持預定的尺度，并通過相對于柵極的偏移來進行更大的注入。
9.如權利要求1所述的半導體集成電路器件，其中，所述低濃度區(qū)域為具有逆電導類型的第二壁，其中，與構成溝道的具有特定電導類型的第一壁相鄰地提供所述第二壁。
10.如權利要求9所述的半導體集成電路器件，其中，在深阱中形成所述第一壁和所述第二壁。
11.如權利要求1所述的半導體集成電路器件，還包括具有通過在第一MOS型晶體管的漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面的復合型MOS半導體單元，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，并且，其中，將柵極電壓通過被施加了第一預定電位(第一防護電壓)的、具有相同極性的第二MOS型晶體管和傳輸門，而施加到第一MOS型晶體管的柵極，其中，第一和第二MOS型晶體管具有N型，并且，第一MOS型晶體管的源極連接到第一電源；以及具有通過在第三MOS型晶體管的漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面的復合型MOS半導體單元，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，并且，其中，將與第一MOS型晶體管共有的柵極電壓通過被施加了第二預定電位(第二防護電壓)的、具有相同極性的第四MOS型晶體管和傳輸門，而施加到第三MOS型晶體管的柵極，其中，第三和第四MOS型晶體管具有P型，并且，第三MOS型晶體管的源極連接到第二電源。
12.如權利要求1所述的半導體集成電路器件，還包括具有通過在第一MOS型晶體管的漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面的復合型MOS半導體單元，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，并且，其中，將柵極電壓通過被施加了第一預定電位(第一防護電壓)的、具有相同極性的第二MOS型晶體管和傳輸門，而施加到第一MOS型晶體管的柵極，并且該復合型MOS半導體單元具有通過在第二MOS型晶體管和傳輸門的漏極端(信號輸入端)處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，第一和第二MOS型晶體管具有N型，并且，第一MOS型晶體管的源極連接到第一電源；以及具有通過在第三MOS型晶體管的漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面的復合型MOS半導體單元，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，并且，其中，將與第一MOS型晶體管共有的柵極電壓通過被施加了第二預定電位(第二防護電壓)的、具有相同極性的第四MOS型晶體管和傳輸門，而施加到第三MOS型晶體管的柵極，并且該復合型MOS半導體單元具有通過在第四MOS型晶體管和傳輸門的漏極端(信號輸入端)處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有預定長度或更長的長度、以及預定濃度或更低的濃度，第三和第四MOS型晶體管具有P型，并且，第三MOS型晶體管的源極連接到第二電源。
13.如權利要求1所述的半導體集成電路器件，其中，多個Nch的復合型MOS半導體單元從第一電源一側起串聯(lián)連接，輸出終端被連接，并且，公共地輸入第一防護電壓，并且，Pch的復合型MOS半導體單元從輸出終端起與第二電源并聯(lián)連接，公共地輸入第二防護電壓，并且，Pch和Nch中的每個的復合型MOS半導體單元的輸入在組成一對的Pch和Nch中的每個中具有輸入終端。
14.如權利要求1所述的半導體集成電路器件，其中，多個Pch的復合型MOS半導體單元從第二電源一側起串聯(lián)連接，輸出終端被連接，并且，公共地輸入第二防護電壓，并且，Nch的復合型MOS半導體單元從輸出終端起與第一電源并聯(lián)連接，公共地輸入第一防護電壓，并且，Pch和Nch中的每個的復合型MOS半導體單元的輸入在組成一對的Pch和Nch中的每個中具有輸入終端。
15.如權利要求1所述的半導體集成電路器件，其中，Nch的復合型MOS半導體單元的第一晶體管的漏極和源極中的每個連接到Pch的復合型MOS半導體單元的第一晶體管的漏極和源極中的每個，并且，Nch的復合型MOS半導體單元的防護電壓為第一防護電壓，而Pch的復合型MOS半導體單元的防護電壓為第二防護電壓。
16.如權利要求11所述的半導體集成電路器件，其中，第一預定電位(第一防護電壓)等于第二預定電位(第二防護電壓)。
17.如權利要求12所述的半導體集成電路器件，其中，第一預定電位(第一防護電壓)等于第二預定電位(第二防護電壓)。
18.如權利要求13所述的半導體集成電路器件，其中，第一預定電位(第一防護電壓)等于第二預定電位(第二防護電壓)。
19.如權利要求14所述的半導體集成電路器件，其中，第一預定電位(第一防護電壓)等于第二預定電位(第二防護電壓)。
20.如權利要求15所述的半導體集成電路器件，其中，第一預定電位(第一防護電壓)等于第二預定電位(第二防護電壓)。
21.如權利要求1所述的半導體集成電路器件，其中，CMOS集成電路晶體管結構包括屬于復合型MOS半導體單元的晶體管結構和不屬于復合型MOS半導體單元的晶體管結構兩者。
全文摘要
本發(fā)明提供了一種CMOS集成電路，其能夠在相當高的電源電壓上進行操作，該器件包括第一MOS型晶體管，其具有通過在漏極端處的低濃度區(qū)域而與柵極接觸的漏極剖面，其中，所述低濃度區(qū)域具有等于或低于與電源電壓相對應的預定濃度的雜質濃度；以及具有相同極性的第二MOS型晶體管和傳輸門，其連接到第一MOS型晶體管的柵極，其中，通過被施加了預定電位(防護電壓)的第二MOS型晶體管和傳輸門，而將柵極電壓施加到第一MOS型晶體管的柵極。
文檔編號H03K17/687GK1773859SQ20051012042
公開日2006年5月17日 申請日期2005年11月10日 優(yōu)先權日2004年11月10日
發(fā)明者小島誠 申請人:松下電器產業(yè)株式會社