專利名稱：半導(dǎo)體設(shè)備中的輸出驅(qū)動(dòng)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體設(shè)備中的輸出驅(qū)動(dòng)器；且更具體地涉及一種用于在半導(dǎo)體設(shè)備中非對(duì)稱數(shù)據(jù)模式傳輸期間去除弱數(shù)據(jù)傳輸周期中的碼間干擾噪聲的輸出驅(qū)動(dòng)器。
背景技術(shù)：
半導(dǎo)體設(shè)備是以通用的半導(dǎo)體制造方法如硅晶片制造技術(shù)及邏輯設(shè)計(jì)技術(shù)為基礎(chǔ)而制造的。基于該半導(dǎo)體制造方法的末端產(chǎn)品為芯片的類型，如具有多個(gè)邏輯門及邏輯塊，用于根據(jù)應(yīng)用目的而分別執(zhí)行不同功能的塑料封裝。大多數(shù)半導(dǎo)體芯片附著于印刷電路板(PCB)且供應(yīng)有用于操作該芯片的適當(dāng)電平的工作電壓。
半導(dǎo)體設(shè)備如半導(dǎo)體存儲(chǔ)設(shè)備響應(yīng)于用于預(yù)定特定目的的輸入及輸出信號(hào)而工作。換言之，根據(jù)所述輸入信號(hào)的組合，以確定是否操作以及如何操作所述半導(dǎo)體設(shè)備。同時(shí)，一個(gè)半導(dǎo)體設(shè)備的輸出信號(hào)可作為輸入信號(hào)而輸入到相同系統(tǒng)中的另一半導(dǎo)體設(shè)備。
圖1是示出傳統(tǒng)半導(dǎo)體設(shè)備的I/O驅(qū)動(dòng)器的示意性電路圖。
如所示，半導(dǎo)體設(shè)備的I/O驅(qū)動(dòng)器10被提供有輸入緩沖器12及輸出驅(qū)動(dòng)器14。輸入緩沖器12用于緩沖及接收來(lái)自外部輸入端子DQ的輸入信號(hào)。通常，輸入緩沖器12利用靜態(tài)輸入緩沖器或差動(dòng)放大輸入緩沖器來(lái)實(shí)施。輸出驅(qū)動(dòng)器14利用半導(dǎo)體設(shè)備的輸出數(shù)據(jù)來(lái)驅(qū)動(dòng)輸出端子DQ及連接于該輸出端子DQ的負(fù)載。輸出驅(qū)動(dòng)器14通常利用以被提供有上拉(pull up)PMOS晶體管及下拉(pull down)NMOS晶體管的CMOS反相器的形式的主驅(qū)動(dòng)器而實(shí)施。在一些情況下，該主驅(qū)動(dòng)器在支持驅(qū)動(dòng)器之前。
輸出驅(qū)動(dòng)器確定輸出數(shù)據(jù)的電壓電平及轉(zhuǎn)換速率(slew rate)。也就是說(shuō)，若輸出電壓的擺動(dòng)電平(swing level)太低，則噪聲邊限(noise margin)降低；且若輸出電壓的擺動(dòng)電平太高，則噪聲邊限增加，但會(huì)產(chǎn)生諸如串?dāng)_的問(wèn)題。因此，當(dāng)半導(dǎo)體設(shè)備的工作電壓變低，且工作速度變得提高時(shí)，有關(guān)保持信號(hào)完整的輸出驅(qū)動(dòng)器性能變得更為重要。
圖2是示出包括支持驅(qū)動(dòng)器及主驅(qū)動(dòng)器的傳統(tǒng)輸出驅(qū)動(dòng)器的工作的時(shí)序圖。
如圖2中所示，在其中輸出自輸出端子DQ的輸出信號(hào)的低電平與高電平以等電平擺動(dòng)的對(duì)稱數(shù)據(jù)模式傳輸?shù)那闆r中，每一周期中的每個(gè)數(shù)據(jù)失真是統(tǒng)一的，且輸出驅(qū)動(dòng)器正常地傳輸數(shù)據(jù)模式。
然而，在非對(duì)稱數(shù)據(jù)模式傳輸?shù)那闆r下，當(dāng)相同邏輯電平的數(shù)據(jù)被連續(xù)傳輸時(shí)，來(lái)自輸出驅(qū)動(dòng)器的輸出信號(hào)會(huì)失真。例如若輸出驅(qū)動(dòng)器連續(xù)傳輸高邏輯電平數(shù)據(jù)，則來(lái)自該輸出驅(qū)動(dòng)器的輸出信號(hào)的電平變得增加。接著，當(dāng)輸出信號(hào)以上述方法增加時(shí)，若低電平數(shù)據(jù)由該輸出驅(qū)動(dòng)器傳輸，則由于主驅(qū)動(dòng)器所確定的轉(zhuǎn)換速率，輸出信號(hào)的電平無(wú)法充分地下降到低電平數(shù)據(jù)的電壓電平。在此，上述現(xiàn)象稱為碼間干擾噪聲，且該低電平數(shù)據(jù)稱為弱數(shù)據(jù)。在用于弱數(shù)據(jù)傳輸?shù)闹芷谥?，輸出?qū)動(dòng)器傳輸數(shù)據(jù)的性能會(huì)退化。
供參考地，當(dāng)半導(dǎo)體設(shè)備的工作速度，即，時(shí)鐘頻率顯著快時(shí)，因?yàn)檩敵鲵?qū)動(dòng)器在前一時(shí)鐘數(shù)據(jù)到達(dá)頂部電壓電平之前即輸出下一時(shí)鐘的數(shù)據(jù)，非對(duì)稱數(shù)據(jù)模式傳輸會(huì)發(fā)生。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種半導(dǎo)體設(shè)備的輸出驅(qū)動(dòng)器，其不僅在對(duì)稱數(shù)據(jù)傳輸而且在非對(duì)稱數(shù)據(jù)傳輸期間去除弱數(shù)據(jù)傳輸周期中的碼間干擾噪聲。
根據(jù)本發(fā)明的一方面，提供有一種輸出驅(qū)動(dòng)器，包括主驅(qū)動(dòng)器，用于驅(qū)動(dòng)輸出端子；以及支持驅(qū)動(dòng)器，用于響應(yīng)于輸出數(shù)據(jù)的傳輸模式來(lái)驅(qū)動(dòng)該輸出端子以控制碼間干擾噪聲。所述支持驅(qū)動(dòng)器包括上拉支持驅(qū)動(dòng)器，用于通過(guò)檢測(cè)輸出數(shù)據(jù)的傳輸模式而上拉該輸出端子，以及下拉支持驅(qū)動(dòng)器，用于通過(guò)檢測(cè)該輸出數(shù)據(jù)的傳輸模式而下拉該輸出端子。


本發(fā)明的上述以及其它目的及特征從下面結(jié)合附圖的優(yōu)選實(shí)施例的描述中將變得明顯，其中圖1是示出傳統(tǒng)半導(dǎo)體設(shè)備的I/O驅(qū)動(dòng)器的示意電路圖；圖2示出包括支持驅(qū)動(dòng)器及主驅(qū)動(dòng)器的傳統(tǒng)輸出驅(qū)動(dòng)器的工作的時(shí)序圖；圖3是根據(jù)本發(fā)明優(yōu)選實(shí)施例的輸出驅(qū)動(dòng)器的框圖；圖4至9是示出根據(jù)圖3中所示輸出驅(qū)動(dòng)器的非對(duì)稱數(shù)據(jù)傳輸模式的工作的時(shí)序圖。
具體實(shí)施例方式
下文中將參考附圖詳細(xì)說(shuō)明根據(jù)本發(fā)明的半導(dǎo)體設(shè)備的輸出驅(qū)動(dòng)器。
圖3是根據(jù)本發(fā)明優(yōu)選實(shí)施例的輸出驅(qū)動(dòng)器的框圖。
如所示，輸出驅(qū)動(dòng)器100被提供有主驅(qū)動(dòng)塊120；兩個(gè)支持驅(qū)動(dòng)塊140及160，用以輔助地驅(qū)動(dòng)輸出端子DQ；以及輸出驅(qū)動(dòng)控制器180。
主驅(qū)動(dòng)塊120驅(qū)動(dòng)輸出端子DQ以響應(yīng)來(lái)自輸出驅(qū)動(dòng)控制器180的輸出信號(hào)。兩個(gè)支持驅(qū)動(dòng)塊140及160通過(guò)控制碼間干擾噪聲而附帶地驅(qū)動(dòng)輸出端子DQ以響應(yīng)來(lái)自輸出驅(qū)動(dòng)控制器180的輸出數(shù)據(jù)的傳輸模式。
進(jìn)一步地，主驅(qū)動(dòng)塊120由以下構(gòu)成上拉預(yù)驅(qū)動(dòng)器、下拉預(yù)驅(qū)動(dòng)器、主PMOS晶體管P121、及主NMOS晶體管N121。
該上拉預(yù)驅(qū)動(dòng)器產(chǎn)生上拉控制信號(hào)PUE，而該下拉預(yù)驅(qū)動(dòng)器產(chǎn)生下拉控制信號(hào)PDE以響應(yīng)來(lái)自輸出驅(qū)動(dòng)控制器180的輸出信號(hào)。主PMOS晶體管P121響應(yīng)于上拉控制信號(hào)PUE而上拉輸出端子DQ，而主NMOS晶體管N121響應(yīng)于下拉控制信號(hào)PDE而下拉輸出端子DQ。
上拉支持驅(qū)動(dòng)塊140用于通過(guò)上拉對(duì)應(yīng)于數(shù)據(jù)傳輸模式的輸出端子DQ而降低碼間干擾噪聲。
上拉支持驅(qū)動(dòng)塊140被提供有上拉計(jì)數(shù)器142、第一譯碼器144、多個(gè)并聯(lián)連接的驅(qū)動(dòng)PMOS晶體管P141至P144、以及支持上拉驅(qū)動(dòng)PMOS晶體管P145。
上拉計(jì)數(shù)器142對(duì)從輸出驅(qū)動(dòng)控制器180連續(xù)輸出的低電平數(shù)據(jù)的數(shù)目進(jìn)行計(jì)數(shù)。第一譯碼器144用于對(duì)從上拉計(jì)數(shù)器142輸出的m比特值進(jìn)行譯碼。在此，m為自然數(shù)，且在圖3中所示實(shí)施例中，該m為2。多個(gè)驅(qū)動(dòng)PMOS晶體管P141至P144分別通過(guò)柵極接收來(lái)自第一譯碼器144的經(jīng)譯碼的信號(hào)ISU_0至ISU_3；并且PMOS晶體管P141至P144并聯(lián)連接至電源電壓端子VDDQ。在此，驅(qū)動(dòng)PMOS晶體管P141至P144期望為相同大小。支持上拉驅(qū)動(dòng)PMOS晶體管P145連接于多個(gè)驅(qū)動(dòng)PMOS晶體管P141至P144與輸出端子DQ之間；且上拉控制信號(hào)PUE輸入至P145的柵極。
同樣，下拉支持驅(qū)動(dòng)塊160用于通過(guò)響應(yīng)于數(shù)據(jù)傳輸模式而下拉輸出端子DQ來(lái)降低碼間干擾噪聲。
下拉支持驅(qū)動(dòng)塊160被提供有下拉計(jì)數(shù)器162、第二譯碼器164、多個(gè)NMOS晶體管N161至N164、以及支持下拉驅(qū)動(dòng)NMOS晶體管N165。
下拉計(jì)數(shù)器162對(duì)從輸出驅(qū)動(dòng)控制器180輸出的連續(xù)高電平數(shù)據(jù)的數(shù)目進(jìn)行計(jì)數(shù)。第二譯碼器164對(duì)下拉計(jì)數(shù)器162所輸出的m比特值進(jìn)行解碼。多個(gè)驅(qū)動(dòng)NMOS晶體管N161至N164分別通過(guò)其柵極的每個(gè)來(lái)接收經(jīng)譯碼的信號(hào)ISD_0至ISD_3；并且NMOS晶體管N161至N164并聯(lián)連接至地電壓端子VSSQ。在此，NMOS晶體管N161至N164期望為相同大小。支持下拉驅(qū)動(dòng)NMOS晶體管N165連接于多個(gè)NMOS晶體管N161至N164與輸出端子DQ之間；并且下拉控制信號(hào)PDE輸入到N165的柵極。
在此，m為自然數(shù)；并且在圖3中所示實(shí)施例中，該m為2，因此，譯碼器142及162可計(jì)數(shù)到4，即，‘00’至‘11’。
同時(shí)，第一譯碼器144為2×4譯碼器且由四個(gè)切換塊(switching block)PUSW_0至PUSW_3構(gòu)成。每個(gè)切換塊接收從上拉計(jì)數(shù)器142所輸出的不同的2-比特值。
同樣，第二譯碼器164為2×4譯碼器且由四個(gè)切換塊PDSW_0至PDSW_3構(gòu)成，每個(gè)切換塊接收從下拉計(jì)數(shù)器162所輸出的不同的2-比特值。第一譯碼器142及第二譯碼器162中的每個(gè)切換塊可利用NAND門實(shí)施。
圖4至圖9是時(shí)序圖，示出根據(jù)圖3中所示的輸出驅(qū)動(dòng)器100的非對(duì)稱數(shù)據(jù)傳輸模式的工作。
下文中，將參考圖4至圖9解釋輸出驅(qū)動(dòng)器的工作。
參考圖4，在t1部分至t2部分期間，高電平數(shù)據(jù)被連續(xù)傳輸；在t3部分期間，低電平數(shù)據(jù)被傳輸；在t4部分期間，高電平數(shù)據(jù)被傳輸；在t5至t6部分期間，低電平數(shù)據(jù)被傳輸；而在t7部分期間，高電平數(shù)據(jù)被傳輸。換言之，圖4示出連續(xù)輸出兩個(gè)高邏輯電平數(shù)據(jù)及輸出一個(gè)低邏輯電平之?dāng)?shù)據(jù)的非對(duì)稱數(shù)據(jù)傳輸模式。
在t1部分中，上拉計(jì)數(shù)器142及下拉計(jì)數(shù)器162一般被重置為‘00’，且對(duì)應(yīng)于‘00’的第一經(jīng)譯碼向上信號(hào)(up signal)ISU_0及第一經(jīng)譯碼向下信號(hào)(down signal)ISD_0被激活使得第一經(jīng)譯碼向上信號(hào)ISU_0具有邏輯電平‘LOW(低)’而第一經(jīng)譯碼向下信號(hào)ISD_0具有邏輯電平‘HIGH(高)’。來(lái)自譯碼器144及164的其它經(jīng)譯碼的信號(hào)則保持未激活狀態(tài)。進(jìn)一步地，因?yàn)楦唠娖綌?shù)據(jù)在t1部分期間傳輸，所以主PMOS晶體管P121及支持上拉驅(qū)動(dòng)PMOS晶體管P145被接通。同樣，通過(guò)柵極來(lái)接收第一經(jīng)譯碼向上信號(hào)ISU_0的驅(qū)動(dòng)PMOS晶體管P144被接通。因此，電流在驅(qū)動(dòng)PMOS晶體管P144與支持上拉驅(qū)動(dòng)PMOS晶體管P145之間流動(dòng)。
同時(shí)，在t2部分中，下拉計(jì)數(shù)器162執(zhí)行計(jì)數(shù)操作以響應(yīng)從輸出驅(qū)動(dòng)控制器180連續(xù)傳輸?shù)母唠娖綌?shù)據(jù)。上拉計(jì)數(shù)器142保持重置值‘00’；因此，第一及第二經(jīng)譯碼向下信號(hào)ISD_0及ISD_1具有邏輯電平‘HIGH(高)’，而第三及第四經(jīng)譯碼向下信號(hào)ISD_2及ISD_3具有邏輯電平‘LOW(低)’。第一經(jīng)譯碼向上信號(hào)ISU_0具有邏輯電平‘LOW(低)’；而第二至第四經(jīng)譯碼向上信號(hào)ISU_1至ISU_3具有邏輯電平‘″HIGH(高)’。
主PMOS晶體管P121、支持上拉驅(qū)動(dòng)PMOS晶體管P145以及驅(qū)動(dòng)PMOS晶體管P144被接通。因此，電流在支持上拉驅(qū)動(dòng)PMOS晶體管P145與驅(qū)動(dòng)PMOS晶體管P144之間流動(dòng)。在下拉支持驅(qū)動(dòng)塊160中，驅(qū)動(dòng)NMOS晶體管N161及N162被接通。
在t3部分中，傳輸?shù)碗娖綌?shù)據(jù)，且因此，下拉計(jì)數(shù)器162停止計(jì)數(shù)操作且保持‘01’值。上拉計(jì)數(shù)器142保持重置狀態(tài)，即，‘00’。因此，主NMOS晶體管N121及支持下拉驅(qū)動(dòng)NMOS晶體管N165被接通以響應(yīng)來(lái)自該輸出驅(qū)動(dòng)控制器180的低電平的輸出信號(hào)。驅(qū)動(dòng)NMOS晶體管N161及N162亦被接通，如t2部分中所示的情況。因此，電流在支持下拉驅(qū)動(dòng)NMOS晶體管N165與驅(qū)動(dòng)NMOS晶體管N161和N162之間流動(dòng)。在此，因?yàn)閮沈?qū)動(dòng)NMOS晶體管N161及N162執(zhí)行下拉操作，所以與傳統(tǒng)技術(shù)的下拉驅(qū)動(dòng)強(qiáng)度相比，該輸出數(shù)據(jù)的下拉驅(qū)動(dòng)強(qiáng)度及轉(zhuǎn)換速率會(huì)增加。因此，輸出端子DQ被更迅速地下拉且具有足夠低的電平。
在t4部分中，因?yàn)閭鬏敻唠娖綌?shù)據(jù)，下拉計(jì)數(shù)器162被重置為‘00’，且上拉計(jì)數(shù)器142保持重置狀態(tài)為‘00’。因此，上拉支持驅(qū)動(dòng)塊140的驅(qū)動(dòng)PMOS晶體管P144及下拉支持驅(qū)動(dòng)塊160的驅(qū)動(dòng)NMOS晶體管N161被接通。而且，因?yàn)楦唠娖綌?shù)據(jù)傳輸自輸出驅(qū)動(dòng)控制器180，所以主PMOS晶體管P121及支持上拉驅(qū)動(dòng)PMOS晶體管P145被接通。因此，電流在驅(qū)動(dòng)PMOS晶體管P144與支持上拉驅(qū)動(dòng)PMOS晶體管P145之間流動(dòng)，如t1部分中所示的情況。
在t5部分中，低電平數(shù)據(jù)從輸出驅(qū)動(dòng)控制器180被傳輸。因此，兩個(gè)計(jì)數(shù)器142及162保持重置狀態(tài)‘00’，使得主NMOS晶體管N121及支持下拉驅(qū)動(dòng)NMOS晶體管N165接通。在下拉支持驅(qū)動(dòng)塊160中，驅(qū)動(dòng)NMOS晶體管N161響應(yīng)于ISD_0而被接通。然后，電流在驅(qū)動(dòng)NMOS晶體管N161與支持下拉驅(qū)動(dòng)NMOS晶體管N165之間流動(dòng)。
同時(shí)，在t6部分中，低電平數(shù)據(jù)被連續(xù)地傳輸，且因此，上拉計(jì)數(shù)器142執(zhí)行計(jì)數(shù)操作。然而，下拉計(jì)數(shù)器162保持重置狀態(tài)‘00’。第一及第二經(jīng)譯碼向上信號(hào)ISU_0及ISU_1具有邏輯電平‘LOW(低)’，而第三及第四經(jīng)譯碼向上信號(hào)ISU_2及ISU_3具有邏輯電平‘HIGH(高)’。第一經(jīng)譯碼向下信號(hào)ISD_0具有邏輯電平‘HIGH(高)’，而第二至第四經(jīng)譯碼向下信號(hào)ISD_1至ISD_3具有邏輯電平‘LOW(低)’。主NMOS晶體管N121及支持下拉驅(qū)動(dòng)NMOS晶體管N165被接通以響應(yīng)從輸出驅(qū)動(dòng)控制器180所傳輸?shù)牡碗娖綌?shù)據(jù)。驅(qū)動(dòng)NMOS晶體管N161被接通以響應(yīng)第一經(jīng)譯碼向下信號(hào)ISD_0。然后，電流在驅(qū)動(dòng)NMOS晶體管N161與支持下拉驅(qū)動(dòng)NMOS晶體管N165之間流動(dòng)。進(jìn)一步，在上拉支持驅(qū)動(dòng)塊140中，驅(qū)動(dòng)PMOS晶體管P143及P144被接通以分別響應(yīng)第二及第一經(jīng)譯碼向上信號(hào)ISU_1及ISU_0。
在t7部分中，當(dāng)傳輸高電平數(shù)據(jù)時(shí)，上拉計(jì)數(shù)器142停止計(jì)數(shù)操作并保持‘01’。同時(shí)，下拉計(jì)數(shù)器162保持重置狀態(tài)‘00’。主PMOS晶體管P121及支持上拉驅(qū)動(dòng)PMOS晶體管P145響應(yīng)于高電平數(shù)據(jù)而被接通。上拉支持驅(qū)動(dòng)塊140的驅(qū)動(dòng)PMOS晶體管P143及P144被接通。因此，電流在支持上拉PMOS晶體管P145與驅(qū)動(dòng)PMOS晶體管P143及P144之間流動(dòng)。因?yàn)樯侠僮魍ㄟ^(guò)兩個(gè)晶體管P143及P144執(zhí)行，所以與傳統(tǒng)輸出驅(qū)動(dòng)器的相比，用于輸出端子DQ的上拉驅(qū)動(dòng)強(qiáng)度得以增加。進(jìn)一步地，輸出數(shù)據(jù)的轉(zhuǎn)換速率亦增加。因此，輸出端子DQ的電壓電平更迅速地增加，且因此，輸出數(shù)據(jù)可輸出為足夠高的電平。
綜上所述，上拉計(jì)數(shù)器142對(duì)連續(xù)傳輸?shù)牡碗娖綌?shù)據(jù)的數(shù)目進(jìn)行計(jì)數(shù)，而下拉計(jì)數(shù)器162對(duì)連續(xù)傳輸?shù)母唠娖綌?shù)據(jù)進(jìn)行計(jì)數(shù)。因此，在初始狀態(tài)中，即，在t1部分中且當(dāng)傳輸非連續(xù)數(shù)據(jù)模式時(shí)，計(jì)數(shù)器142及162保持重置狀態(tài)。
進(jìn)一步地，若連續(xù)傳輸兩個(gè)相同邏輯電平數(shù)據(jù)，對(duì)應(yīng)支持驅(qū)動(dòng)塊140及160中的兩個(gè)驅(qū)動(dòng)晶體管被接通。以相同方式，若連續(xù)傳輸三個(gè)相同的邏輯電平數(shù)據(jù)，則對(duì)應(yīng)支持驅(qū)動(dòng)塊中的三個(gè)驅(qū)動(dòng)晶體管被接通；若連續(xù)傳輸四個(gè)相同的邏輯電平數(shù)據(jù)，則對(duì)應(yīng)支持驅(qū)動(dòng)塊中的四個(gè)驅(qū)動(dòng)晶體管被接通。
同時(shí)，參考圖3，計(jì)數(shù)器142及162可計(jì)數(shù)的最大值由比特?cái)?shù)m確定。例如，因?yàn)樵趫D3中所示實(shí)施例中m為2，所以計(jì)數(shù)器142及162的每個(gè)可從0計(jì)數(shù)至4。因此，若相同的邏輯電平數(shù)據(jù)被連續(xù)傳輸超過(guò)四次，則計(jì)數(shù)器142及162保持‘11’，且對(duì)應(yīng)支持驅(qū)動(dòng)塊中的四個(gè)驅(qū)動(dòng)晶體管被接通。
若連續(xù)傳輸相同的邏輯電平數(shù)據(jù)之后，在一部分中傳輸相反的邏輯電平數(shù)據(jù)，則計(jì)數(shù)器142及162在對(duì)應(yīng)部分期間保持與前一部分中的狀態(tài)相同的狀態(tài)，且然后，在下一部分中，計(jì)數(shù)器142及162得到重置。
也就是說(shuō)，被接通的驅(qū)動(dòng)晶體管的數(shù)目由計(jì)數(shù)器142及162來(lái)確定。
表1示出響應(yīng)于計(jì)數(shù)器142及162的狀態(tài)的兩個(gè)支持驅(qū)動(dòng)塊140及160的工作狀態(tài)。
(表1)

在此，ON_0至ON_3表示驅(qū)動(dòng)晶體管的狀態(tài)。例如ON_0表示對(duì)應(yīng)支持驅(qū)動(dòng)塊140及160中的一個(gè)驅(qū)動(dòng)晶體管接通的狀態(tài)。相似地，ON_3表示對(duì)應(yīng)支持驅(qū)動(dòng)塊140及160中的四個(gè)驅(qū)動(dòng)晶體管接通的狀態(tài)。
接著，圖5示出另一類型的非對(duì)稱數(shù)據(jù)傳輸模式。也就是說(shuō)，在t1部分及t2部分期間，兩個(gè)低電平數(shù)據(jù)被連續(xù)傳輸；在t3部分中高電平數(shù)據(jù)被傳輸；在t4部分中低電平數(shù)據(jù)被傳輸；在t5及t6部分期間兩個(gè)高電平數(shù)據(jù)被連續(xù)傳輸；最后，在t7部分中低電平數(shù)據(jù)被傳輸。與圖4相比，計(jì)數(shù)器142及162以相反的順序工作，且輸出端子DQ的波形具有與圖4的波形相反的形式。
在圖6中，在首先的三個(gè)部分，即，t1至t3部分期間，高電平數(shù)據(jù)被連續(xù)傳輸；在t4部分中低電平數(shù)據(jù)被傳輸；在最后三個(gè)部分，即，t5至t7部分期間，高電平數(shù)據(jù)再次被連續(xù)傳輸。在這種情況下，下拉計(jì)數(shù)器162在t2及t3部分之上執(zhí)行計(jì)數(shù)操作，且三個(gè)驅(qū)動(dòng)NMOS晶體管N161、N162及N163被接通。然后，所述三個(gè)驅(qū)動(dòng)NMOS晶體管被用來(lái)控制t4部分中的碼間干擾噪聲。在t5部分中，下拉計(jì)數(shù)器162被重置，并且在t6至t7部分期間執(zhí)行計(jì)數(shù)操作。
圖7示出另一非對(duì)稱數(shù)據(jù)傳輸模式。在t1至t3部分中，低電平數(shù)據(jù)被傳輸；在t4部分中，高電平數(shù)據(jù)被傳輸；而在t5至t7部分中，低電平數(shù)據(jù)再次被傳輸。與圖6的情況相比，計(jì)數(shù)器142及162執(zhí)行相反的操作，且輸出端子DQ的波形具有與圖6波形相反的形式。
在圖8中，在t1至t4部分中，高電平數(shù)據(jù)被傳輸；在t5部分中低電平數(shù)據(jù)被傳輸；而在t6及t7部分中，高電平數(shù)據(jù)再次被傳輸。因此，下拉計(jì)數(shù)器162在t2至t4部分期間執(zhí)行計(jì)數(shù)操作，并且驅(qū)動(dòng)NMOS晶體管N161至N164被接通；在t5部分期間，被接通的驅(qū)動(dòng)NMOS晶體管N161至N164執(zhí)行下拉操作以便控制碼間干擾噪聲。在t6部分中，下拉計(jì)數(shù)器162被重置，而在t7部分中開(kāi)始執(zhí)行計(jì)數(shù)操作。
在圖9中，在t1至t4部分中低電平數(shù)據(jù)被傳輸；在t5部分中，低電平數(shù)據(jù)被傳輸；在t6至t7部分中，高電平數(shù)據(jù)被傳輸。計(jì)數(shù)器142及162執(zhí)行相反操作，而輸出端子DQ之波形具有與圖8的波形相反的形式。
在上述實(shí)施例中，本發(fā)明在上拉支持驅(qū)動(dòng)塊140中使用四個(gè)驅(qū)動(dòng)PMOS晶體管P161至P164以及在下拉支持驅(qū)動(dòng)塊160中使用四個(gè)驅(qū)動(dòng)NMOS晶體管N161至N164。然而，在另一實(shí)施例中，可在支持驅(qū)動(dòng)塊中使用各種組合的晶體管；換言之，晶體管的數(shù)目及類型可視需要而變化。
進(jìn)一步地，在上述實(shí)施例中，來(lái)自輸出驅(qū)動(dòng)控制器180的輸出數(shù)據(jù)被用來(lái)檢測(cè)數(shù)據(jù)傳輸模式。然而，本發(fā)明可使用具有邏輯高及邏輯低電平的任何數(shù)據(jù)，如上拉及下拉控制信號(hào)，而取代來(lái)自輸出驅(qū)動(dòng)控制器180的輸出數(shù)據(jù)。
通過(guò)預(yù)先增加在前的強(qiáng)數(shù)據(jù)傳輸周期中的驅(qū)動(dòng)功率，本發(fā)明使弱數(shù)據(jù)傳輸周期中的數(shù)據(jù)能夠具有足夠的數(shù)據(jù)電平。因此，本發(fā)明去除數(shù)據(jù)傳輸中的碼間干擾噪聲并實(shí)現(xiàn)信號(hào)完整性。
本申請(qǐng)案包含與2005年3月2日提交于韓國(guó)專利局的韓國(guó)專利申請(qǐng)No.2005-17399相關(guān)的主題，所述專利申請(qǐng)的全部?jī)?nèi)容在此引入以供參考。
雖然本發(fā)明已關(guān)于特定實(shí)施例予以描述，但對(duì)于本領(lǐng)域技術(shù)人員明顯的是，可進(jìn)行各種改變及修正而不背離所附權(quán)利要求所限定的本發(fā)明的精神及范疇。
權(quán)利要求
1.一種半導(dǎo)體設(shè)備的輸出驅(qū)動(dòng)器，包括主驅(qū)動(dòng)裝置，用于驅(qū)動(dòng)輸出端子；以及支持驅(qū)動(dòng)裝置，用于響應(yīng)于輸出數(shù)據(jù)的傳輸模式而輔助地驅(qū)動(dòng)所述輸出端子，以控制碼間干擾。
2.如權(quán)利要求1的輸出驅(qū)動(dòng)器，其中所述支持驅(qū)動(dòng)裝置包括上拉支持驅(qū)動(dòng)裝置，用于通過(guò)檢測(cè)輸出數(shù)據(jù)的傳輸模式而輔助地上拉所述輸出端子；以及下拉支持驅(qū)動(dòng)裝置，用于通過(guò)檢測(cè)所述輸出數(shù)據(jù)的傳輸模式而輔助地下拉所述輸出端子。
3.如權(quán)利要求2的輸出驅(qū)動(dòng)器，其中所述主驅(qū)動(dòng)裝置包括上拉預(yù)驅(qū)動(dòng)器，用于通過(guò)預(yù)驅(qū)動(dòng)所述輸出數(shù)據(jù)而產(chǎn)生上拉控制信號(hào)；下拉預(yù)驅(qū)動(dòng)器，用于通過(guò)預(yù)驅(qū)動(dòng)所述輸出數(shù)據(jù)而產(chǎn)生下拉控制信號(hào)；主上拉驅(qū)動(dòng)器，用于響應(yīng)于所述上拉控制信號(hào)來(lái)上拉所述輸出端子；以及主下拉驅(qū)動(dòng)器，用于響應(yīng)于所述下拉控制信號(hào)而下拉所述輸出端子。
4.如權(quán)利要求3的輸出驅(qū)動(dòng)器，其中所述上拉支持驅(qū)動(dòng)裝置包括第一計(jì)數(shù)塊，用于對(duì)連續(xù)傳輸?shù)牡碗娖捷敵鰯?shù)據(jù)的數(shù)目進(jìn)行計(jì)數(shù)；第一譯碼塊，用于對(duì)從所述第一計(jì)數(shù)塊輸出的計(jì)數(shù)值進(jìn)行譯碼；上拉驅(qū)動(dòng)器，用于響應(yīng)于所述上拉控制信號(hào)來(lái)上拉所述輸出端子；以及第一驅(qū)動(dòng)塊，用于驅(qū)動(dòng)流過(guò)所述上拉驅(qū)動(dòng)器的電流以響應(yīng)來(lái)自所述第一譯碼塊的輸出信號(hào)。
5.如權(quán)利要求4的輸出驅(qū)動(dòng)器，其中所述下拉支持驅(qū)動(dòng)裝置包括第二計(jì)數(shù)塊，用于對(duì)連續(xù)傳輸?shù)母唠娖捷敵鰯?shù)據(jù)的數(shù)目進(jìn)行計(jì)數(shù)；第二譯碼塊，用于對(duì)從所述第二計(jì)數(shù)塊輸出的計(jì)數(shù)值進(jìn)行譯碼；下拉驅(qū)動(dòng)器，用于響應(yīng)于所述下拉控制信號(hào)來(lái)下拉所述輸出端子；以及第二驅(qū)動(dòng)塊，用于驅(qū)動(dòng)流過(guò)所述下拉驅(qū)動(dòng)器的電流以響應(yīng)來(lái)自所述第二譯碼塊的輸出信號(hào)。
6.如權(quán)利要求5的輸出驅(qū)動(dòng)器，其中所述第一驅(qū)動(dòng)塊包括多個(gè)驅(qū)動(dòng)PMOS晶體管，所述多個(gè)驅(qū)動(dòng)PMOS晶體管并聯(lián)連接于電源電壓與所述上拉驅(qū)動(dòng)器之間，并分別通過(guò)柵極而接收來(lái)自所述第一譯碼塊的輸出信號(hào)。
7.如權(quán)利要求6的輸出驅(qū)動(dòng)器，其中所述第二驅(qū)動(dòng)塊包括多個(gè)驅(qū)動(dòng)NMOS晶體管，所述多個(gè)驅(qū)動(dòng)NMOS晶體管并聯(lián)連接于地電壓與所述下拉驅(qū)動(dòng)器之間，并分別通過(guò)柵極而接收來(lái)自所述第二譯碼塊的輸出信號(hào)。
8.如權(quán)利要求7的輸出驅(qū)動(dòng)器，其中所述第一計(jì)數(shù)塊在所述高電平數(shù)據(jù)被傳輸?shù)闹芷诘南乱恢芷谥械靡灾刂谩?br> 9.如權(quán)利要求8的輸出驅(qū)動(dòng)器，其中所述第二計(jì)數(shù)塊在所述低電平數(shù)據(jù)被傳輸?shù)闹芷诘南乱恢芷谥械靡灾刂谩?br> 10.一種半導(dǎo)體設(shè)備的輸出驅(qū)動(dòng)器，包括主驅(qū)動(dòng)裝置，用于驅(qū)動(dòng)輸出端子；以及上拉支持驅(qū)動(dòng)裝置，用于通過(guò)檢測(cè)輸出數(shù)據(jù)的向上傳輸模式而輔助地上拉所述輸出端子，以由此控制碼間干擾，其中所述向上傳輸模式是從邏輯電平‘L’改變至邏輯電平‘H’的數(shù)據(jù)模式。
11.如權(quán)利要求10的輸出驅(qū)動(dòng)器，其中所述主驅(qū)動(dòng)裝置包括上拉預(yù)驅(qū)動(dòng)器，用于通過(guò)預(yù)驅(qū)動(dòng)所述輸出數(shù)據(jù)而產(chǎn)生上拉控制信號(hào)；下拉預(yù)驅(qū)動(dòng)器，用于通過(guò)預(yù)驅(qū)動(dòng)所述輸出數(shù)據(jù)而產(chǎn)生下拉控制信號(hào)；主上拉驅(qū)動(dòng)器，用于響應(yīng)于所述上拉控制信號(hào)而上拉所述輸出端子；以及主下拉驅(qū)動(dòng)器，用于響應(yīng)于所述下拉控制信號(hào)而下拉所述輸出端子。
12.一種半導(dǎo)體設(shè)備的輸出驅(qū)動(dòng)器，包括主驅(qū)動(dòng)裝置，用于驅(qū)動(dòng)輸出端子；以及下拉支持驅(qū)動(dòng)裝置，用于通過(guò)檢測(cè)輸出數(shù)據(jù)的向下傳輸模式而輔助地下拉所述輸出端子，以由此控制碼間干擾，其中所述向下傳輸模式是從邏輯電平‘H’改變至邏輯電平‘L’的數(shù)據(jù)模式。
13.如權(quán)利要求12的輸出驅(qū)動(dòng)器，其中所述主驅(qū)動(dòng)裝置包括上拉預(yù)驅(qū)動(dòng)器，用于通過(guò)預(yù)驅(qū)動(dòng)所述輸出數(shù)據(jù)而產(chǎn)生上拉控制信號(hào)；下拉預(yù)驅(qū)動(dòng)器，用于通過(guò)預(yù)驅(qū)動(dòng)所述輸出數(shù)據(jù)而產(chǎn)生下拉控制信號(hào)；主上拉驅(qū)動(dòng)器，用于響應(yīng)于所述上拉控制信號(hào)而上拉所述輸出端子；以及主下拉驅(qū)動(dòng)器，用于響應(yīng)于所述下拉控制信號(hào)而下拉所述輸出端子。
全文摘要
一種半導(dǎo)體設(shè)備的輸出驅(qū)動(dòng)器，在數(shù)據(jù)傳輸中去除碼間干擾噪聲以實(shí)現(xiàn)信號(hào)完整性，其包括主驅(qū)動(dòng)器，用于驅(qū)動(dòng)輸出端子；以及支持驅(qū)動(dòng)器，用于控制碼間干擾噪聲。所述支持驅(qū)動(dòng)器被提供有上拉支持驅(qū)動(dòng)器，用于通過(guò)檢測(cè)輸出數(shù)據(jù)的傳輸模式而上拉所述輸出端子；及下拉支持驅(qū)動(dòng)器，用于通過(guò)檢測(cè)輸出數(shù)據(jù)的傳輸模式而下拉所述輸出端子。
文檔編號(hào)H03K19/003GK1829091SQ200510114949
公開(kāi)日2006年9月6日 申請(qǐng)日期2005年11月16日 優(yōu)先權(quán)日2005年3月2日
發(fā)明者姜熙福, 安進(jìn)弘 申請(qǐng)人:海力士半導(dǎo)體有限公司