專利名稱：集成電路中信號可調(diào)整的延遲線的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路的時鐘控制，且特別是涉及一種具一可調(diào)整延遲線以符合集成電路中的時序需求。
背景技術(shù)：
在市面上很多具不同任務(wù)功能的集成電路，因其有很高的時鐘速度，故具有精準(zhǔn)的時序需求。例如，在一些存儲裝置中，在一時鐘周期產(chǎn)生一讀取信號并依該讀取信號而產(chǎn)生的一數(shù)據(jù)的輸出時間需精準(zhǔn)的控制，以利于在另一時鐘周期時能毫無錯誤的取樣數(shù)據(jù)。
然而，集成電路制造中所伴隨半導(dǎo)體工藝的狀態(tài)，包括要在不同的晶片、位于同一晶片的不同一集成電路、甚至于在同一集成電路的不同區(qū)域，要在一生產(chǎn)線產(chǎn)生一些具精確延遲的信號并非容易的事。一常用于解決工藝中的變量的方法是以視延遲為“最差狀況”(worse case)的態(tài)度為設(shè)計(jì)的原則。但這樣一貫的設(shè)計(jì)常低估了電路的性能，并導(dǎo)致過渡設(shè)計(jì)所帶來的昂貴經(jīng)費(fèi)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的其中一目的就是在提供一種控制集成電路產(chǎn)生延遲的方法，可以有效的補(bǔ)償集成電路制造中所伴隨半導(dǎo)體工藝的狀態(tài)。并依據(jù)控制信號的前緣產(chǎn)生輸出信號的前緣。而在可調(diào)整延遲線產(chǎn)生延遲后，依據(jù)控制信號的后緣產(chǎn)生信號的后緣。并測量結(jié)束于輸出信號的后緣的時間周期。若測量的時間周期不在一固定周期范圍內(nèi)，可調(diào)整延遲線產(chǎn)生的延遲將進(jìn)行更改。集成電路的非易失性存儲器是存儲一值，用以決定可調(diào)整延遲線所產(chǎn)生的延遲，并更與落于固定延遲范圍內(nèi)的時間周期相對應(yīng)。藉由此方法，制造出來的產(chǎn)品比僅控制工藝的方法所產(chǎn)生的產(chǎn)品更具有較小的固定周期范圍。
在一實(shí)施例中，控制信號為地址轉(zhuǎn)換信號，而輸出信號為感測放大器的時鐘信號。在多數(shù)個實(shí)施例中，當(dāng)可調(diào)整延遲線產(chǎn)生的延遲進(jìn)行更改時，集成電路的非易失性或易失性存儲器將存儲一新值，用以決定可調(diào)整延遲線產(chǎn)生的延遲。
在一些實(shí)施例中，延遲進(jìn)行更改是依據(jù)時間周期的太長或太短而決定是否增量或減量延遲時間。在一些實(shí)施例中，當(dāng)時間周期無落在固定周期范圍內(nèi)時，延遲將重復(fù)更改，直到時間周期落在固定周期范圍內(nèi)或直到一錯誤條件發(fā)生。而錯誤條件是發(fā)生在當(dāng)所需要的延遲未落在控制延遲線所提供的特定延遲范圍時。在多個實(shí)施例中，時間周期是以約1納秒或更小的誤差精準(zhǔn)更改。調(diào)整的固定周期范圍需有夠大的頻寬，以考量到集成電路制造中所伴隨半導(dǎo)體工藝的狀態(tài)。例如，在一些實(shí)施例中，固定周期范圍便具有4納秒或更小的頻寬。
本發(fā)明的另一目的就是提供一可調(diào)整控制信號的集成電路。其中，集成電路更包括存儲器、串接負(fù)載與晶體管的進(jìn)級器以及發(fā)信器。存儲器是存儲數(shù)值于一固定范圍。而數(shù)值是用以在測試集成電路后進(jìn)行程序的設(shè)計(jì)，并用以補(bǔ)償集成電路制造中所伴隨半導(dǎo)體工藝的狀態(tài)。串接進(jìn)級器是，例如，通過一譯碼器，與存儲器耦接。各進(jìn)級器均有一負(fù)載，而各進(jìn)級器均對應(yīng)在固定范圍的一數(shù)值。其中，至少串接進(jìn)級器之一為選擇進(jìn)級器，用以對應(yīng)存儲器的數(shù)值。串接進(jìn)級器有一總負(fù)載，包括該選擇進(jìn)級器的負(fù)載以及位于選擇進(jìn)級器之前所有串接的進(jìn)級器的負(fù)載。發(fā)信器是耦接于串接進(jìn)級器，用以產(chǎn)生一輸出信號的前緣，并在串接進(jìn)級器的總負(fù)載形成一延遲后，產(chǎn)生輸出信號的后緣。
在一實(shí)施例中，控制信號是地址轉(zhuǎn)換信號，而輸出信號是感測放大器的時鐘信號。存儲器是包括位于集成電路的非易失性存儲器并亦可能包括位于集成電路的易失性存儲器，用以在存儲最終數(shù)值于非易失性存儲器之前，及在決定可控制延遲線的延遲的調(diào)整后，數(shù)值的存儲。
在一些實(shí)施例中，存儲器的數(shù)值被設(shè)為調(diào)整延遲于一特定延遲范圍來補(bǔ)償集成電路制造中所伴隨半導(dǎo)體工藝的狀態(tài)。而在一些實(shí)施例中，存儲器的數(shù)值被設(shè)為調(diào)整延遲于一4納秒或更小的特定延遲范圍內(nèi)。另外，在一些實(shí)施例中，延遲可對數(shù)值以一納秒或更小的精準(zhǔn)度做調(diào)整。而在一些實(shí)施例中，各進(jìn)級器的負(fù)載為電阻性與電容性的負(fù)載。
另外，本發(fā)明的另一目的就是提供一種制造集成電路的方法，在可控制時序的情況下，依據(jù)輸入信號產(chǎn)生對應(yīng)輸出信號。集成電路是提供可調(diào)整延遲線與非易失性存儲器。可調(diào)整延遲線是依存儲于非易失存儲器的數(shù)值設(shè)定延遲時間。集成電路并提供發(fā)信機(jī)，依據(jù)輸入信號與延遲時間產(chǎn)生輸出信號。發(fā)信機(jī)并用以顯示控制時序。接著，決定位于集成電路的發(fā)信機(jī)提供的輸出信號是否落在控制時序的指定的控制時序范圍內(nèi)。當(dāng)輸出信號的控制時序非落在指定的控制時序范圍內(nèi)時，非易失性存儲器將存儲一數(shù)值來調(diào)整可調(diào)整延遲線。
在一些實(shí)施例中，集成電路包括一存儲陣列，而輸入信號為一地址信號。在一些實(shí)施例中，延遲時間可以1納秒或更小的增量做調(diào)整。在一些實(shí)施例中，控制時序的指定的控制時序范圍的寬度為4納秒或更小。
為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。


圖1繪示乃一調(diào)整信號時序、一任務(wù)功能電路、及一測試系統(tǒng)電路的簡化方塊圖。
圖2繪示乃一包括內(nèi)存陣列的集成電路與一調(diào)整信號時序電路的簡化方塊圖。
圖3繪示乃調(diào)整信號時序電路的簡化方塊圖。
圖4A與4B繪示乃一可控制延遲線的電路圖。
圖5繪示乃一發(fā)信器的電路圖。
圖6繪示乃顯示發(fā)信器的波形圖。
圖7繪示乃依照本發(fā)明一較佳實(shí)施例的調(diào)整信號時序的流程圖。
附圖符號說明110控制信號120任務(wù)功能電路125輸出信號130可調(diào)整時序電路135時序輸出信號140電路145輸出信號150測試系統(tǒng)
205存儲集成電路210地址轉(zhuǎn)換感應(yīng)器220可控制時序電路230感測放大器240地址譯碼器250內(nèi)存陣列305控制信號310存儲器320譯碼器325可調(diào)整延遲線330負(fù)載與晶體管進(jìn)級器0340負(fù)載與晶體管進(jìn)級器N350發(fā)信機(jī)355輸出信號360探針410、510控制信號420反相器430負(fù)載與晶體管進(jìn)級器0432負(fù)載Z0434譯碼器輸出端0436、438、446、448、465、458、466、468傳接晶體管440負(fù)載與晶體管進(jìn)級器1442負(fù)載Z1444譯碼器輸出端1450負(fù)載與晶體管進(jìn)級器N-1452負(fù)載ZN-1454譯碼器輸出端N-1464譯碼器輸出端N462負(fù)載ZN460負(fù)載與晶體管進(jìn)級器N470、550負(fù)型晶體管
480電阻520、560、570、580、590反相器514、518、522、572、592節(jié)點(diǎn)A、B、C、D、E530、540正型晶體管660、670、680、690時間點(diǎn)610、620、630、640、650波形具體實(shí)施方式
請參照圖1，其所繪示乃一可調(diào)整時序電路130、一任務(wù)功能電路120、及一測試系統(tǒng)150的簡化方塊圖。任務(wù)功能電路120是用以執(zhí)行整個集成電路或整個集成電路特定功能的方塊。可調(diào)整時序電路130與任務(wù)功能電路120皆接收控制信號110?？烧{(diào)整時序電路130在接收該控制信號110后，產(chǎn)生一俱n納秒精準(zhǔn)度的一時序輸出信號135。而電路140視該時序輸出信號為一使能信號，并依據(jù)任務(wù)功能的輸出信號125產(chǎn)生一輸出信號145。其中，電路140亦能用以放大任務(wù)功能的輸出信號125，得以產(chǎn)生輸出信號145。測試系統(tǒng)150是測量一些電壓與時間以及控制延遲調(diào)整過程。位于任何集成電路的一可調(diào)整時序電路，若其輸入與輸出信號需謹(jǐn)守一特定延遲關(guān)系規(guī)定，此一發(fā)明能有效運(yùn)用。
請參照圖2，其所繪示乃一存儲集成電路205的簡化方塊圖。其中，內(nèi)存陣列250接收一地址譯碼器240的信號，用以存取內(nèi)存陣列250的一特定區(qū)塊或存儲胞。感測放大器230是讀取存儲在內(nèi)存陣列250的一些值，且感測放大器230是由一可調(diào)整時序電路220提供一適當(dāng)?shù)臅r鐘信號，以利內(nèi)存陣列250在精準(zhǔn)時序下擴(kuò)大一些位線電壓。其中，可調(diào)整時序電路220有一非發(fā)揮性存儲器，用以存儲能部分決定該時序的一數(shù)值。
請參照圖3，其所繪示乃該可調(diào)整時序電路的簡化方塊圖。存儲器310的一存儲值乃決定該可調(diào)整延遲線所產(chǎn)生的延遲，并由譯碼器320接收，傳送到可調(diào)整延遲線325里的一相關(guān)負(fù)載與晶體管進(jìn)級器。除了負(fù)載與晶體管進(jìn)級器0 330與負(fù)載與晶體管進(jìn)級器N 340，可調(diào)整延遲線325更包括任何進(jìn)級器來接應(yīng)可能從譯碼器320發(fā)出的輸出信號。例如，在一有4-16譯碼器320的實(shí)施例當(dāng)中，便分別有16個負(fù)載與晶體管進(jìn)級器。在可調(diào)整延遲線325里有多數(shù)個進(jìn)級器允許可控制時序電路產(chǎn)出更大的特定延遲范圍?？刂菩盘?05通常為時序信號，而控制信號305是耦接于可調(diào)整延遲線325與于發(fā)信機(jī)350，用以做可調(diào)整延遲線325產(chǎn)生一延遲的依據(jù)。在可調(diào)整延遲線325產(chǎn)生延遲后，發(fā)信機(jī)350得以產(chǎn)生相對應(yīng)的輸出信號355。探針360是傳遞一些信號，例如，一輸出信號，到連接的測試系統(tǒng)。藉此，輸出信號得以與控制信號305比較，并通過測試系統(tǒng)測量輸出信號355，并/或產(chǎn)生控制信號305，并進(jìn)行存儲器310的存儲值的更改。
請參照圖4，其所繪示乃一可調(diào)整延遲線的電路圖。其中，可調(diào)整延遲線有一串接多個負(fù)載與晶體管進(jìn)級器以及一反向器420，用以接收輸入信號410。反向器420的輸出端與負(fù)載與晶體管進(jìn)級器0 430耦接。負(fù)載與晶體管進(jìn)級器0 430是包括一負(fù)載Z0 432，以及傳接晶體管436與438。圖中負(fù)載Z0 432的一終端耦接于反向器420的輸出端，而負(fù)載432另一終端則同時耦接于負(fù)載與晶體管進(jìn)級器1 440與分別耦接傳接晶體管436與438的一電流終端。傳接晶體管438的另一電流終端是耦接地線。傳接晶體管436的另一電流終端是耦接電阻480以及一晶體管470的電流終端。傳接晶體管436的柵極是耦接譯碼器輸出端0 434。傳接晶體管438的柵極是耦接控制信號410。負(fù)載與晶體管進(jìn)級器1 440構(gòu)造上與負(fù)載與晶體管進(jìn)級器0 430雷同，包括負(fù)載Z1 422、傳接晶體管446以及448，但不同之處在于傳接晶體管的柵極耦接譯碼器輸出信號1 444。在負(fù)載與晶體管進(jìn)級器1 440與負(fù)載與晶體管進(jìn)級器N-1 450中間有更多的負(fù)載與晶體管進(jìn)級器在圖中未顯示出。例如，在一實(shí)施例中，電路里有16個負(fù)載與晶體管進(jìn)級器，而負(fù)載與晶體管進(jìn)級器N-1 450及N 460分別為當(dāng)中的第14個與第15個負(fù)載與晶體管進(jìn)級器。晶體管470有一柵極耦接控制信號410，一電流終端耦接地線，及另一電流終端耦接于每一負(fù)載與晶體管進(jìn)級器以及于該發(fā)信機(jī)。在另些實(shí)施范例，可控制延遲線產(chǎn)生的延遲具有4納秒或更小頻寬的特定延遲范圍。在另某些實(shí)施范例，依據(jù)在存儲器的存儲值，延遲是以約1納秒或更小的誤差的精準(zhǔn)做更改。
請參照圖5，其所繪示乃一發(fā)信機(jī)的電路圖。節(jié)點(diǎn)B 518是接收可控制線的輸出信號。反向器520有一輸入端耦接節(jié)點(diǎn)B 518和一輸出端耦接連節(jié)點(diǎn)C 522。正型晶體管530有一柵極耦接連節(jié)點(diǎn)C 522，一電流終端耦接供電壓Vcc，及另一電流終端耦接一正型晶體管540。連節(jié)點(diǎn)A 514是連接正型晶體管540與負(fù)型晶體管550的柵極，用以接收控制信號。。正型晶體管540有一電流終端耦接一正型晶體管530，并有一電流終端耦接地線。正型晶體管540與負(fù)型晶體管550聯(lián)合形成的反向器的輸出端連接反向器560的輸入端。而反向器560的輸出端是連接由反向器570與580聯(lián)合形成的鎖存器。而鎖存器的輸出端是連接連節(jié)點(diǎn)D 572。連節(jié)點(diǎn)D是連接反相器590的輸入端，而反相器590的輸出端是連接連節(jié)點(diǎn)E 592。
請參照圖6，其所繪示乃一發(fā)信機(jī)產(chǎn)生的波形。將解說的波形將經(jīng)常引述圖4A、4B以及5。波形610是代表圖5中連節(jié)點(diǎn)A 514的控制信號。波形620是代表圖5中連節(jié)點(diǎn)B 518的控制信號。而波形640是代表圖5中連節(jié)點(diǎn)D 572的控制信號。波形650是代表圖5中連節(jié)點(diǎn)E 592的控制信號。
在時間點(diǎn)660前，波形610在連節(jié)點(diǎn)A時為下降控制信號位。當(dāng)波形610在經(jīng)過圖五的晶體管540、反相器560以及反相器570反相三次后，產(chǎn)生的控制信號為上升信號，接著，經(jīng)圖五的反相器590反相后，信號由波形640的高位轉(zhuǎn)為波形650的低位。圖四的反相器420用以反相控制信號410，并提供高電壓給所有可調(diào)整延遲線的負(fù)載與晶體管進(jìn)級器。下降控制信號410是維持圖4A與4B的傳接晶體管438、438、458、以及468為關(guān)閉狀態(tài)。當(dāng)至少一譯碼器輸出上升信號時，負(fù)載與晶體管進(jìn)級器的一傳接晶體管，例如圖4A與4B中的任一傳接晶體管436、446、456、以及466，將開啟，并使得一上升信號傳至圖5中發(fā)信器的節(jié)點(diǎn)B 518。圖五中反相器520是降低節(jié)點(diǎn)B518至C522的信號，并藉由C22的低位信號開啟正型晶體管530，傳達(dá)供壓Vcc至正型晶體管540。
在時間點(diǎn)660時，波形610在節(jié)點(diǎn)A產(chǎn)生前緣控制信號，并維持在高位。接著，經(jīng)圖5中的晶體管550、反相器560以及反相器570反相三次后，波形610降至波形640控制信號的低位。經(jīng)反相器590反相后，波形650信號轉(zhuǎn)為上升，并藉此產(chǎn)生輸出信號的前緣。圖4A的反相器420是反相控制信號410使其信號下降，得以提供低電壓于可控制延遲線的所有負(fù)載與晶體管進(jìn)級器。由于高控制信號410開啟圖4A、4B中傳接晶體管438、448、458及468電流的流通，而導(dǎo)致連接負(fù)載432、442、452及462的連節(jié)點(diǎn)的電荷流失?？刂菩盘?10并同時開啟傳接晶體管470電流的流通，而導(dǎo)致連接負(fù)載432、442、452、462及480的連節(jié)點(diǎn)的電荷流失。因所有晶體管導(dǎo)致的電荷流失使得波形620中的電壓急劇下降。
在時間點(diǎn)670時，波形620下降并超越圖五中反相器520的trip point，而使波形630在連節(jié)點(diǎn)C上升，并使圖五的正型晶體管530關(guān)閉。
在時間點(diǎn)680時，波形610在連節(jié)點(diǎn)A產(chǎn)生下降控制信號，并維持在低位。起初，因圖五的正型晶體管530為關(guān)閉，所以正型晶體管540沒有耦接供電壓Vcc，而使得包括正型晶體管540的反相器無法發(fā)揮作用。因此，起初波形610在連節(jié)點(diǎn)A所產(chǎn)生的控制信號后緣對波形640與650無產(chǎn)生作用。下降控制信號410是維持圖4A與4B的傳接晶體管438、438、458、以及468為關(guān)閉狀態(tài)。當(dāng)至少一譯碼器輸出上升信號時，例如圖4A與4B的譯碼器輸出端0 434、譯碼器輸出端1 444、譯碼器輸出端N-1 454或譯碼器輸出端N464，一相對應(yīng)的晶體管將開啟，例如圖4A與4B中的任一傳接晶體管436、446、456、以及466。。
可控制線的總負(fù)載取決于負(fù)載與晶體管進(jìn)級器中開啟的傳接晶體管?？傌?fù)載對波形620中的上升坡度有很大的決定性。例如，如果圖4A的譯碼器輸出端0 434輸出高位信號時，傳接晶體管436將開啟，而選擇的負(fù)載與晶體管進(jìn)級器將為負(fù)載與晶體管進(jìn)級器0 430。因此，可控制線的總負(fù)載為最小化，而波形620中的坡度上升非常急劇。舉另一例，如圖4A的譯碼器輸出端N 464輸出高信號時，傳接晶體管466將開啟，而選擇的負(fù)載與晶體管進(jìn)級器將為負(fù)載與晶體管進(jìn)級器N 460?？煽刂凭€的總負(fù)載在此例為最大化，因?yàn)樵摽傌?fù)載不僅包括負(fù)載與晶體管進(jìn)級器460 ZN462的負(fù)載，還包括其之前所有負(fù)載與晶體管進(jìn)級器的負(fù)載。因此，波形620中的坡度上升非常緩慢。同樣的，一個居中的譯碼器的輸出將選擇一居中的負(fù)載與晶體管進(jìn)級器。而此可調(diào)整延遲線的總負(fù)載，包括選擇的與任何之前的進(jìn)級器的負(fù)載，將為一居于最大與最小中間的值。因此，當(dāng)由一居中的譯碼器輸出高信號時，波形620中的上升坡度為中等傾斜度。
在時間點(diǎn)690時，當(dāng)上升波形620超越圖五的反相器520的trip point，波形630在連接點(diǎn)C的信號下降為低位，并藉此開啟正型晶體管530。供電源VCC是耦接由正型晶體管540與負(fù)型晶體管550形成的反相器。波形640經(jīng)圖五的晶體管540與550及反相器570反相后，由波形610轉(zhuǎn)為上升信號，而經(jīng)圖五中反相器590反相后，波形640轉(zhuǎn)為波形650在連接點(diǎn)E的下降信號。因此，在可控制延遲線產(chǎn)生延遲后，位于波形650連接點(diǎn)E的輸出信號將據(jù)由產(chǎn)生后緣。
請參照圖7，其所繪示乃依照本發(fā)明一較佳實(shí)施例的調(diào)整信號時序的流程圖。在步驟710時，取得一預(yù)設(shè)的數(shù)值以決定可控制延遲線將產(chǎn)生的延遲。在多個實(shí)施例中，預(yù)設(shè)的數(shù)值從位于集成電路的存儲器取得，或由外部的測系統(tǒng)提供。在取得預(yù)設(shè)的數(shù)值后，一相對應(yīng)的延遲接而產(chǎn)生。例如，譯碼器將預(yù)設(shè)的數(shù)值解碼后即選擇了在可控制延遲線的一與數(shù)值相對應(yīng)的負(fù)載與晶體管進(jìn)級器。其中，可控制延遲線有一總負(fù)載包括選擇的負(fù)載與晶體管進(jìn)級器的負(fù)載及任何之前的負(fù)載與晶體管進(jìn)級器。在步驟720時，控制信號產(chǎn)生前緣，而以對應(yīng)，輸出信號在步驟730，如由發(fā)信機(jī)，產(chǎn)生前緣。接著，在步驟740時，控制信號產(chǎn)生后緣。在步驟720與740的控制信號的前緣與后緣形是為一脈沖，其脈沖由，例如，一時鐘信號所產(chǎn)生。在步驟750時，由可控制延遲線決定而產(chǎn)生延遲，而在延遲后的步驟755時，輸出信號，例如由發(fā)信機(jī)，產(chǎn)生后緣。在步驟760時，由例如一外部測試系統(tǒng)測量輸出信號的時間周期。在多數(shù)實(shí)施例中，外部測試系統(tǒng)是測量介于輸出信號前緣與另一信號緣的時間周期，例如與輸出信號的前緣、與控制信號的前緣、與控制信號的后緣或其它信號緣。在步驟770時，如測量的時序落在固定周期范圍內(nèi)，可控制線產(chǎn)生的延遲則視為夠精準(zhǔn)，而經(jīng)解碼并用以選擇適當(dāng)延遲的值將存儲位于集成電路的非易失性存儲器。否則，在步驟770測量的時序如未落在該固定周期范圍內(nèi)時，可控制線產(chǎn)生的延遲需做調(diào)整。時間周期是否太長將在步驟772決定。如果周期在步驟774決定過長時，將另決定是否能產(chǎn)生較短的延遲；而如果可控制延遲線已由選擇負(fù)載與晶體管進(jìn)級器0產(chǎn)生最短的延遲時，將無法再選擇另其一；而如果一較短的延遲可以產(chǎn)生時，在步驟776將選擇一較短的延遲，并將步驟帶回步驟720。其上所述的時間周期如在步驟722不是過長時，將另決定是否能產(chǎn)生較長的延遲；而如果可控制延遲線已由選擇負(fù)載與晶體管進(jìn)級器N產(chǎn)生最長延的遲時，將無法再選擇另其一；而如果一較長的延遲可以產(chǎn)生時，在步驟784將選擇一較短的延遲，并將該程序帶回步驟720。在一些實(shí)施例，每當(dāng)該程序回到步驟720時，一新的值將存儲位于集成電路的一非易失性或一易失性存儲器。如上述步驟774較短或步驟782較長的延遲無法順利產(chǎn)生時，該程序?qū)⒅褂诓襟E786。
圖7中顯示的步驟僅用以呈現(xiàn)一最佳實(shí)施例。這些步驟可另排列次序與/或更換以及增加與/或移除。例如，在一實(shí)施例中，一值在輸出信號產(chǎn)生后緣前，例如在選擇與延遲相對應(yīng)的該值之前，即存儲在非易失性存儲器。在此實(shí)施例中，因該值在經(jīng)測量其時間周期之前已存儲在非易失性存儲器，所以并無需依圖7中顯示的步驟在測量時間周期之后存儲該值于非易失性存儲器。
綜上所述，雖然本發(fā)明已以一較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種方法，用以在測試或制造一集成電路時調(diào)整從該集成電路產(chǎn)生的信號，該方法包括依據(jù)一控制信號的前緣產(chǎn)生一輸出信號的前緣；在一可調(diào)整延遲線產(chǎn)生一延遲后，依據(jù)該控制信號的后緣，產(chǎn)生該輸出信號的后緣；測量以該輸出信號的后緣作結(jié)束的一時間周期；若該時間周期不在一固定周期范圍內(nèi)，更改該可調(diào)整延遲線產(chǎn)生的該延遲；以及存儲一值在該集成電路的一非易失性存儲器，其中，該值決定該可調(diào)整延遲線所產(chǎn)生的該延遲，該值并與時間周期落在該固定延遲范圍內(nèi)對應(yīng)。
2.如權(quán)利要求1所述的方法，其中，該控制信號為一脈沖信號而該輸出信號為一時鐘信號。
3.如權(quán)利要求1所述的方法，其中，更改該可調(diào)整延遲線產(chǎn)生的該延遲包括存儲一新值在該集成電路的該非易失存儲器，由該新值決定該可調(diào)整延遲線所產(chǎn)生的該延遲。
4.如權(quán)利要求1所述的方法，其中，更改該可調(diào)整延遲線產(chǎn)生的該延遲包括存儲一新值在該集成電路的該易失性存儲器，該新值決定該可調(diào)整延遲線產(chǎn)生的該延遲。
5.如權(quán)利要求1所述的方法，其中，更改該可調(diào)整延遲線產(chǎn)生的該延遲是依據(jù)該時間周期的太長或太短而增量或減量該延遲。
6.如權(quán)利要求1所述的方法，其中，如該時間周期無落在該固定周期范圍內(nèi)，重復(fù)更改該可調(diào)整延遲線產(chǎn)生的該延遲，直到該時間周期落在該固定周期范圍內(nèi)。
7.如權(quán)利要求1所述的方法，其中，如該時間周期無落在該固定周期范圍內(nèi)，重復(fù)更改該可調(diào)整延遲線產(chǎn)生的該延遲，直到該時間周期落在該固定周期范圍內(nèi)或直到一錯誤條件發(fā)生。
8.如權(quán)利要求1所述的方法，其中，更改該可調(diào)整延遲線產(chǎn)生的該延遲是以約1納秒的誤差精準(zhǔn)更改該時間周期。
9.如權(quán)利要求1所述的方法，其中，固定周期范圍具有4納秒或更小的頻寬。
10.如權(quán)利要求1所述的方法，該方法是用以補(bǔ)償集成電路制造中所伴隨半導(dǎo)體工藝的狀態(tài)。
11.一可調(diào)整控制信號的集成電路，其包括一存儲器，用以存儲在制造或測試時進(jìn)行程序設(shè)計(jì)的在一固定范圍的一數(shù)值；一串接進(jìn)級器，與該存儲器耦接，該串接進(jìn)級器具有多個進(jìn)級器，各這些進(jìn)級器均對應(yīng)該固定范圍的該數(shù)值，且各該進(jìn)級器均有一負(fù)載，其中，至少這些進(jìn)級器之一為一選擇進(jìn)級器，該選擇進(jìn)級器對應(yīng)該存儲器的該數(shù)值，其中，該串接進(jìn)級器有一總負(fù)載，該總負(fù)載包括該選擇進(jìn)級器的負(fù)載以及位于該選擇進(jìn)級器之前所有串接的這些進(jìn)級器的負(fù)載；以及一發(fā)信器，耦接于該串接進(jìn)級器，該發(fā)信器產(chǎn)生一輸出信號的前緣，并在該串接進(jìn)級器的該總負(fù)載形成一延遲后，產(chǎn)生該輸出信號的后緣。
12.如權(quán)利要求11所述的集成電路，其中，該控制信號與該輸出信號分別為一感測放大器的一脈沖信號與一時鐘信號。
13.如權(quán)利要求11所述的集成電路，其中，該存儲器包括位于該集成電路的一非易失性存儲器。
14.如權(quán)利要求11所述的集成電路，其中，該存儲器包括位于該集成電路的一易失性存儲器。
15.如權(quán)利要求11所述的集成電路，其中，該數(shù)值被設(shè)為調(diào)整該延遲位于一特定延遲范圍，用以修改在一制造流程里的程序變量。
16.如權(quán)利要求11所述的集成電路，其中，該數(shù)值被設(shè)為調(diào)整該延遲位于一特定延遲范圍，該特定延遲范圍為4納秒或更小。
17.如權(quán)利要求11所述的集成電路，其中，該延遲可對該數(shù)值以一納秒或更小的精準(zhǔn)度做調(diào)整。
18.如權(quán)利要求11所述的集成電路，其中，各該進(jìn)級器的負(fù)載包括一電阻性與一電容性的負(fù)載。
19.如權(quán)利要求11所述的集成電路，其中，該數(shù)值是用以補(bǔ)償該集成電路制造中所伴隨半導(dǎo)體工藝的狀態(tài)。
20.如權(quán)利要求11所述的集成電路，更包括一存儲陣列與該發(fā)信機(jī)耦接。
21.一種制造集成電路的方法，其中，該集成電路依據(jù)具有控制時序的輸入信號產(chǎn)生輸出信號，該方法包括在一集成電路提供一可調(diào)整延遲線與一非易失性存儲器，該可調(diào)整延遲線依存儲在該非易失存儲器的一些數(shù)值設(shè)定一延遲時間；在該集成電路提供一發(fā)信機(jī)，該發(fā)信機(jī)依據(jù)一輸入信號與該延遲時間產(chǎn)生一輸出信號，該發(fā)信器并顯示該控制時序；決定位于該集成電路的該發(fā)信機(jī)提供的該輸出信號是否落在該控制時序的指定的控制時序范圍內(nèi)；以及當(dāng)該發(fā)信機(jī)提供的該輸出信號的該控制時序非落在該指定的控制時序范圍內(nèi)時，在該非易失存儲器存儲的這些數(shù)值的一數(shù)值來調(diào)整該可調(diào)整延遲線。
22.如權(quán)利要求20所述的方法，其中，該集成電路包括一存儲陣列，并該輸入信號為一地址信號。
23.如權(quán)利要求20所述的方法，其中，該延遲時間可以1納秒或更小的增量做調(diào)整。
24.如權(quán)利要求20所述的方法，其中，該控制時序的該指定的控制時序范圍的一寬度為4納秒或更小。
25.如權(quán)利要求20所述的方法，更包括提供一易失性存儲器于該集成電路上，該可調(diào)整延遲線會依存儲在該非易失性存儲器的這些數(shù)值設(shè)定該延遲時間。
全文摘要
一種位于集成電路的可調(diào)整控制信號的電路，用以調(diào)整輸出信號的時間周期。藉由調(diào)整時間周期，電路補(bǔ)償集成電路制造中所伴隨半導(dǎo)體工藝的狀態(tài)。電路是利用可調(diào)整延遲線產(chǎn)生延遲，并控制輸出信號的后緣所產(chǎn)生的時間。而與可調(diào)整延遲線產(chǎn)生的延遲相對應(yīng)的值將存儲在集成電路的易失性存儲器。
文檔編號H03L1/00GK1694360SQ20051006960
公開日2005年11月9日 申請日期2005年4月29日 優(yōu)先權(quán)日2004年5月5日
發(fā)明者陳重光 申請人:旺宏電子股份有限公司