專利名稱：寄存器控制的延遲鎖定回路及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種延遲鎖定回路(DLL)裝置，尤指一種寄存器控制的DLL裝置，用以補(bǔ)償外部時(shí)鐘信號(hào)與內(nèi)部時(shí)鐘信號(hào)間的時(shí)鐘信號(hào)相位差。
背景技術(shù)：
通常，在一個(gè)同步的半導(dǎo)體存儲(chǔ)器裝置中，諸如讀操作及寫操作的數(shù)據(jù)存取操作，是與一外部時(shí)鐘信號(hào)的上升與下降沿同步執(zhí)行的。
為了應(yīng)用作為同步半導(dǎo)體存儲(chǔ)器裝置的內(nèi)部時(shí)鐘信號(hào)，故當(dāng)外部時(shí)鐘信號(hào)輸入于同步半導(dǎo)體存儲(chǔ)器裝置時(shí)產(chǎn)生時(shí)間延遲，使用一種延遲鎖定回路(DLL)，用以通過補(bǔ)償內(nèi)部時(shí)鐘信號(hào)與外部時(shí)鐘信號(hào)間的時(shí)鐘差異，從而使內(nèi)部時(shí)鐘信號(hào)與外部時(shí)鐘信號(hào)同步。
圖1為第一種傳統(tǒng)的寄存器控制的DLL的方塊圖。
如圖所示，該第一種傳統(tǒng)寄存器控制的DLL包括第一緩沖器110、第一相位檢測(cè)器120、第一粗延遲線140、第一移位寄存器130、及第一延遲模型單元150。
第一緩沖器110是接收一外部時(shí)鐘信號(hào)CLK以通過緩沖該外部時(shí)鐘CLK而產(chǎn)生一輸入時(shí)鐘信號(hào)in_clk。輸入時(shí)鐘信號(hào)in_clk是基于來自第一移位寄存器130所輸出多個(gè)的延遲控制信號(hào)而由第一粗延遲線140加以延遲，之后，延遲的輸入時(shí)鐘信號(hào)乃輸出而作為延遲鎖定的時(shí)鐘信號(hào)dl_clk。
第一延遲模型單元150是接收延遲鎖定的時(shí)鐘信號(hào)dl_clk，將延遲鎖定的時(shí)鐘信號(hào)dl_clk延遲一段預(yù)定的時(shí)間，從而輸出一反饋的時(shí)鐘信號(hào)fb_clk。
第一相位檢測(cè)器120比較輸入時(shí)鐘信號(hào)in_clk以及反饋時(shí)鐘信號(hào)fb_clk的相位，以根據(jù)比較結(jié)果產(chǎn)生左移控制信號(hào)sl_ctr以及右移控制信號(hào)sr_ctr.
第一移位寄存器130是基于左移控制信號(hào)sl_ctr及右移控制信號(hào)sr_ctr而產(chǎn)生多個(gè)延遲控制信號(hào)，以控制第一粗延遲線140的延遲量。
圖2為第一粗延遲線140的概略電路圖。
如圖所示，第一粗延遲線140包括多個(gè)單位延遲單元(UDCs)，各該單位延遲單元包括兩個(gè)NAND門。多個(gè)中的各個(gè)單位延遲單元具有一單位延遲量。此處，假設(shè)第一粗延遲線140包括有3個(gè)單位延遲單元，亦即，第一～第三單位延遲單元UDC1～UDC3。亦假設(shè)多個(gè)延遲控制信號(hào)包括有第一～第三左移信號(hào)SL1～SL3，用以控制第一～第三單位延遲單元UDC1～UDC3。例如，若第三左移信號(hào)SL3被激活為一邏輯高電平時(shí)，輸入時(shí)鐘信號(hào)in_clk經(jīng)過第三單位延遲單元UDC3輸出作為延遲鎖定的時(shí)鐘信號(hào)dl_clk。
之后，若第一移位寄存器130把多個(gè)延遲控制信號(hào)左移以增加第一粗延遲線140的延遲量時(shí)，亦即，若第一移位寄存器130激活為取代第三左移信號(hào)SL3的第二左移信號(hào)SL2時(shí)，輸入時(shí)鐘信號(hào)in_clk經(jīng)過第二與第三單位延遲單元UDC2與UDC3，被輸出作為延遲鎖定的時(shí)鐘信號(hào)dl_clk。
但是，如上述，因?yàn)榈谝淮盅舆t線140的延遲量是由多個(gè)單位延遲單元控制，故輸入時(shí)鐘信號(hào)in_clk的延遲即不能少于單位延遲量。
圖3為傳統(tǒng)第二種寄存器控制的DLL的方塊圖。該第二種傳統(tǒng)寄存器控制的DLL是第一種傳統(tǒng)寄存器控制的DLL的升級(jí)版。
如圖所示，第二種傳統(tǒng)寄存器控制的DLL第二緩沖器310、第二粗延遲線340、第二相位檢測(cè)器320、第二移位寄存器330、第相位混合器360、第一混合器控制器350、第三緩沖器370、第一工作循環(huán)(duty cycle)校正器380第二延遲模型單元390。
與圖1所示的第一種傳統(tǒng)寄存器控制的DLL相比，第二種傳統(tǒng)寄存器控制的DLL還包括第一相位混合器360、第一混合器控制器350及工作循環(huán)校正器380。
粗延遲線340包括多個(gè)單位延遲單元、而每一個(gè)均具有一單位延遲量的單位延遲單元。粗延遲線340是把第二緩沖器310所輸出的一輸入時(shí)鐘信號(hào)in_clk予以延遲，用以產(chǎn)生第一與第二延遲的時(shí)鐘信號(hào)。此處，第一延遲的時(shí)鐘信號(hào)及第二延遲的時(shí)鐘信號(hào)中的一個(gè)比另一個(gè)經(jīng)過多一個(gè)的單位延遲單元。因此，相位差與第一和第二延遲的時(shí)鐘信號(hào)間的單位延遲量一樣多。
第一相位混合器360是接收來自第二粗延遲線340的第一與第二延遲的時(shí)鐘信號(hào)，之后，第一相位混合器360把第一與第二延遲的時(shí)鐘信號(hào)的相位混合，以產(chǎn)生其相位介于第一與第二延遲時(shí)鐘信號(hào)的相位間的第一混合時(shí)鐘信號(hào)。此即，第一混合時(shí)鐘信號(hào)的相位是超前于第一與第二延遲時(shí)鐘信號(hào)的兩個(gè)相位中的一個(gè)相位而落后于另一個(gè)的相位。第一混合時(shí)鐘信號(hào)經(jīng)第一工作循環(huán)校正器380的工作校正后，即輸出作為延遲鎖定的時(shí)鐘信號(hào)dl_clk。
因之，與第一種傳統(tǒng)寄存器控制的DLL相比、第二種傳統(tǒng)的寄存器控制的DLL，因使用了第一相位混合器360，故可更精細(xì)的使延遲鎖定的時(shí)鐘信號(hào)dl_clk與外部時(shí)鐘信號(hào)CLK同步。
圖4為第二粗延遲線340的概略電路圖。
如圖所示，第一與第二延遲的時(shí)鐘信號(hào)是分別經(jīng)由第一輸入端IN1與第二輸入端IN2輸入至第一相位混合器360。此處，是假設(shè)第一延遲時(shí)鐘信號(hào)為經(jīng)由第一輸入端IN1輸入，而第二延遲時(shí)鐘信號(hào)是經(jīng)由第二輸入端IN2輸入。如上述，與比較第一延遲時(shí)鐘信號(hào)相比，第二延遲時(shí)鐘信號(hào)經(jīng)過多一個(gè)的單位延遲單元。
圖5為第二粗延遲線340的操作例示，用以表示第二種傳統(tǒng)寄存器控制的DLL的問題。
每一個(gè)矩形的第二粗延遲線340代表一個(gè)單位延遲單元。通常，單位延遲單元是包括多個(gè)串聯(lián)連接的反相器(inverter)及一個(gè)NAND門或多個(gè)串聯(lián)連接的NAND門。
如上述，第一相位混合器360是接收經(jīng)第一輸入端IN1的第一延遲時(shí)鐘信號(hào)及經(jīng)第二輸入端IN2的第二延遲時(shí)鐘信號(hào)，用以產(chǎn)生混合的時(shí)鐘信號(hào)。
此處，如圖5所示，假設(shè)輸入時(shí)鐘信號(hào)in_clk是經(jīng)過3個(gè)單位延遲單元而擬輸出作為第一延遲的時(shí)鐘信號(hào)。此時(shí)，若輸入于第一相位混合器(相位混合器)360的權(quán)重值K為0，則第一延遲的時(shí)鐘信號(hào)輸出作為混合的時(shí)鐘信號(hào)。亦即，因權(quán)重值K是施加于第二延遲的時(shí)鐘信號(hào)，而(1-K)的權(quán)重值是施加于第一延遲的時(shí)鐘信號(hào)，故當(dāng)混合第一與第二延遲時(shí)鐘信號(hào)的相位時(shí)，該第二延遲的時(shí)鐘信號(hào)可忽略。
但是，若第二相位混合器320所檢測(cè)的為延遲鎖定的時(shí)鐘信號(hào)dl_clk的相位是超前于外部時(shí)鐘信號(hào)CLK的相位時(shí)，權(quán)重值K逐漸增加。之后，若權(quán)重值K成為1時(shí)，第二延遲的時(shí)鐘信號(hào)乃輸出作為混合的時(shí)鐘信號(hào)。
但是，若延遲鎖定的時(shí)鐘信號(hào)dl_clk的相位仍是超前于外部時(shí)鐘信號(hào)CLK的相位，即使權(quán)重值K成為1時(shí)，權(quán)重值K無法再增加。因之，此時(shí)，第二移位寄存器330是把第二粗延遲線340的單位延遲單元左移，則輸入時(shí)鐘信號(hào)in_clk從而經(jīng)過4個(gè)單位延遲單元，且權(quán)重值K變成0。
結(jié)果，如圖5所示，權(quán)重值K是由1到0作變化，而第一與第二延遲的時(shí)鐘信號(hào)被以單位延遲量延遲。但是，在此時(shí)，由于權(quán)重值K是自1變?yōu)?，且第一與第二延遲的時(shí)鐘信號(hào)是同時(shí)以單位延遲量作延遲，故混合的時(shí)鐘信號(hào)產(chǎn)生了一種抖動(dòng)(jitter)。亦即，當(dāng)發(fā)生一種邊界切換(boundary switching)時(shí)，亦即當(dāng)?shù)诙盅舆t線340的單位延遲單元是被左移時(shí)，由于所述跳動(dòng)，混合的時(shí)鐘信號(hào)無法作無縫的延遲。
圖6為第三種傳統(tǒng)寄存器控制的DLL。第三種傳統(tǒng)寄存器控制的DLL是圖3所示該第二種傳統(tǒng)寄存器控制的DLL的升級(jí)版，用以消除第二種傳統(tǒng)寄存器控制的DLL的上述問題。
如圖所示，第三種傳統(tǒng)寄存器控制的DLL與第二種傳統(tǒng)寄存器控制的DLL相比，是包括了多一個(gè)的粗延遲線。亦即，第三種傳統(tǒng)寄存器控制的DLL是包含第三粗延遲線640-1及第四粗延遲線640-2。
一輸入時(shí)鐘信號(hào)in_clk被輸入第三與第四粗延遲線640-1與640-2，而基于多個(gè)由第三移位寄存器630所輸出的多個(gè)控制信號(hào)從而將該輸入時(shí)鐘信號(hào)延遲。此處，該第三及第四粗延遲線中的每個(gè)包含多個(gè)單位延遲單元，且第三與第四粗延遲線中之一所含的單位延遲單元比另一個(gè)多1個(gè)。
之后，第三與第四粗延遲線640-1與640-2分別輸出第三與第四延遲時(shí)鐘信號(hào)至第二相位混合器660。之后，第二相位混合器660基于第二混合器控制器650所產(chǎn)生的控制信號(hào)而將第三與第四延遲的時(shí)鐘信號(hào)的相位作混合以產(chǎn)生一混合的時(shí)鐘信號(hào)。因?yàn)榈谌暗谒难舆t的時(shí)鐘信號(hào)是單獨(dú)的由第三及第四粗延遲線640-1及640-2所產(chǎn)生，故可防止第二種傳統(tǒng)寄存器控制的DLL的邊界切換問題。
但是，因?yàn)榈谌N傳統(tǒng)寄存器控制的DLL包括了兩個(gè)粗延遲線，故其尺寸增加，此外，所述兩個(gè)該粗延遲線中的每個(gè)接收來自第三移位寄存器630的多個(gè)控制信號(hào)，故其亦很復(fù)雜。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種包括單一粗延遲線，能夠執(zhí)行無縫邊界切換的寄存器控制的DLL。
依本發(fā)明的一個(gè)方面，所提供的寄存器控制的DLL包括一粗延遲線，用以通過延遲一外部時(shí)鐘信號(hào)而產(chǎn)生一延遲的輸入時(shí)鐘信號(hào)；一細(xì)延遲線單元，用以接收該延遲的輸入時(shí)鐘信號(hào)，以產(chǎn)生第一細(xì)延遲的時(shí)鐘信號(hào)及第二細(xì)延遲的時(shí)鐘信號(hào)；一相位檢測(cè)器，用以比較該外部時(shí)鐘信號(hào)及一反饋的時(shí)鐘信號(hào)的相位，以基于該比較結(jié)果產(chǎn)生一相位檢測(cè)信號(hào)；一相位混合器，用以通過基于一權(quán)重值混合該第一與該第二細(xì)延遲時(shí)鐘信號(hào)的相位而產(chǎn)生混合的時(shí)鐘信號(hào)；及一混合器控制器，用于基于該相位檢測(cè)信號(hào)而產(chǎn)生該權(quán)重值。
依本發(fā)明的另一個(gè)方面，所提供的寄存器控制的DLL則包括一粗延遲線，用以產(chǎn)生一延遲的輸入時(shí)鐘信號(hào)，以通過延遲外部時(shí)鐘信號(hào)而粗略地使一延遲鎖定的時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)同步；第一細(xì)延遲線，用于通過延遲該延遲的輸入時(shí)鐘信號(hào)而產(chǎn)生第一細(xì)延遲的時(shí)鐘信號(hào)；及第二細(xì)延遲線，用以通過延遲該延遲的輸入時(shí)鐘信號(hào)而產(chǎn)生第二細(xì)延遲的時(shí)鐘信號(hào)；其中該第二細(xì)延遲線所包括的單位延遲單元比第一細(xì)延遲線多1個(gè)，且以比第一細(xì)延遲線多或少一個(gè)單位延遲單元的延遲量來延遲所述延遲的輸入時(shí)鐘信號(hào)。
依本發(fā)明再一個(gè)方面，提供用以補(bǔ)償一外部時(shí)鐘信號(hào)及一混合時(shí)鐘信號(hào)間的時(shí)鐘差異(clock skew)的方法，包括以下步驟將外部時(shí)鐘信號(hào)延遲以產(chǎn)生一延遲的輸入時(shí)鐘信號(hào)，以粗略地將所述延遲鎖定的時(shí)鐘信號(hào)與外部時(shí)鐘信號(hào)同步；延遲該延遲的輸入時(shí)鐘信號(hào)以產(chǎn)生具有不同相位的多個(gè)細(xì)延遲的時(shí)鐘信號(hào)；及將該多個(gè)細(xì)延遲的時(shí)鐘信號(hào)的相位混合以產(chǎn)生混合的時(shí)鐘信號(hào)。


通過以下配合附圖對(duì)優(yōu)選實(shí)施例的描述，本發(fā)明的上述和其他目的及特點(diǎn)會(huì)更明顯，圖中圖1為第一種傳統(tǒng)寄存器控制的DLL的方塊圖。
圖2為圖1中的第一粗延遲線的概略電路圖。
圖3為第二種傳統(tǒng)寄存器控制的DLL的方塊圖。
圖4為圖3中的第二粗延遲線的概略電路圖。
圖5為圖4中的第二粗延遲線的操作說明圖。
圖6為第三種傳統(tǒng)寄存器控制的DLL。
圖7為依本發(fā)明的寄存器控制的DLL的方塊圖。
圖8為圖7所示的第一細(xì)延遲線、第二細(xì)延遲線、及相位混合器的操作說明圖。
具體實(shí)施例方式
以下，佐以附圖詳細(xì)說明依本發(fā)明的一種寄存器控制的延遲鎖定回路(DLL)。
圖7為依本發(fā)明的一種寄存器控制的延遲鎖定回路(DLL)方塊圖。
如圖所示，寄存器控制的DLL包括一緩沖器710；一相位檢測(cè)器720；一粗延遲線740；一移位寄存器730；第一細(xì)延遲線760-1；第二細(xì)延遲線760-2；一相位混合器770；一混合器控制器750；一工作循環(huán)校正器(duty cycle corrector)780；及一延遲模型單元790。
緩沖器710接收一外部時(shí)鐘信號(hào)CLK以通過緩沖該外部時(shí)鐘信號(hào)而輸出一輸入時(shí)鐘信號(hào)in_clk。輸入時(shí)鐘信號(hào)in_clk由粗延遲線740基于移位寄存器730所輸出的多個(gè)延遲控制信號(hào)而延遲，被輸出作為一延遲的輸入時(shí)鐘信號(hào)dl_inclk。之后，延遲的輸入時(shí)鐘信號(hào)dl_inclk被輸入第一細(xì)延遲線760-1及第二細(xì)延遲線760-2。
第一與第二細(xì)延遲線760-1與760-2是基于混合器控制器750所輸出的控制信號(hào)而延遲該延遲的輸入時(shí)鐘信號(hào)dl_inclk以分別輸出第一細(xì)延遲的時(shí)鐘信號(hào)fd_clk1及第二細(xì)延遲的時(shí)鐘信號(hào)fd_clk2。
相位混合器770接收第一與第二細(xì)延遲的時(shí)鐘信號(hào)fd_clk1與fd_clk2。之后，相位混合器360將第一與第二細(xì)延遲的時(shí)鐘信號(hào)clk1與clk2的相位作混合，以產(chǎn)生相位介于第一與第二細(xì)延遲時(shí)鐘信號(hào)fd_clk1與fd_clk2兩者相位間的混合時(shí)鐘信號(hào)。亦即，混合時(shí)鐘信號(hào)的相位是超前于第一與第二細(xì)延遲時(shí)鐘信號(hào)fd_clk1與fd_clk2中一者的相位并落后于其中另一者的相位。
其后，混合的時(shí)鐘信號(hào)經(jīng)過一緩沖器，經(jīng)工作循環(huán)校正器780作工作校正后，被輸出作為一延遲鎖定的時(shí)鐘信號(hào)dl_clk。
延遲模型單元790是接收延遲鎖定的時(shí)鐘信號(hào)dl_clk，以將延遲鎖定的時(shí)鐘信號(hào)dl_clk延遲一預(yù)定的延遲時(shí)間。之后，延遲模型單元790輸出一反饋的時(shí)鐘信號(hào)fb_clk。
相位檢測(cè)器720接收外部時(shí)鐘信號(hào)CLK及反饋的時(shí)鐘信號(hào)fd_clk，以比較外部時(shí)鐘信號(hào)CLK及反饋的時(shí)鐘信號(hào)fd_clk的相位。相位檢測(cè)器720依比較結(jié)果可產(chǎn)生一相位檢測(cè)信號(hào)ph_det。
移位寄存器730基于相位檢測(cè)信號(hào)ph_det而產(chǎn)生多個(gè)延遲控制信號(hào)，以控制粗延遲線740的延遲量。
混合器控制器750基于相位檢測(cè)信號(hào)ph_det產(chǎn)生控制信號(hào)，用以控制相位混合器770、第一細(xì)延遲線760-1及第二細(xì)延遲線760-2。
各該第一與第二細(xì)延遲線760-1、760-2包括有多個(gè)串聯(lián)連接的單位延遲單元(UDCs)，且第一與第二細(xì)延遲線760-1與760-2兩者中之一包括有比另一個(gè)多一個(gè)的單位延遲單元。此處，第二細(xì)延遲線760-2所含的單位延遲單元比第一細(xì)延遲線760-1多1個(gè)。
第一與第二細(xì)延遲線760-1與760-2中每個(gè)的延遲量，是通過改變延遲輸入時(shí)鐘信號(hào)dl_inclk經(jīng)過的單位延遲單元的數(shù)量而控制的。此處，延遲輸入時(shí)鐘信號(hào)dl_inclk是經(jīng)過第一細(xì)延遲線760-1中的奇數(shù)個(gè)單位延遲單元并經(jīng)過第二細(xì)延遲線760-2中的偶數(shù)個(gè)單位延遲單元。亦即，例如，若延遲輸入時(shí)鐘信號(hào)是經(jīng)過第一細(xì)延遲線760-1中的3個(gè)單位延遲單元時(shí)，則延遲輸入時(shí)鐘信號(hào)是經(jīng)過第二細(xì)延遲線760-2中的4個(gè)或2個(gè)單位延遲單元。
圖8為第一細(xì)延遲線760-1、第二細(xì)延遲線760-2、及相位混合器770的操作圖。
如圖所示，第一細(xì)延遲線的時(shí)鐘信號(hào)fd_clk1經(jīng)第一輸入端IN1輸入于相位混合器770，而第二細(xì)延遲的時(shí)鐘信號(hào)fd_clk2經(jīng)第二輸入端IN2輸入于相位混合器770。相位混合器770施加一其數(shù)值為K的第一權(quán)重值于第二細(xì)延遲的時(shí)鐘信號(hào)fd_clk2并施加一數(shù)值為(1-K)的第二權(quán)重值于第一細(xì)延遲的時(shí)鐘信號(hào)fd_clk1。此處，K值為大于或等于0并小于或等于1。K值基于相位檢測(cè)信號(hào)ph_det而確定。
圖8中，假設(shè)延遲的輸入時(shí)鐘信號(hào)dl_clk當(dāng)前在第一細(xì)延遲線760-1中經(jīng)過3個(gè)單位延遲單元，在第二細(xì)延遲線760-2中經(jīng)過4個(gè)單位延遲單元。
若第一權(quán)重為0，則第二細(xì)延遲的時(shí)鐘信號(hào)fd_clk2被忽略，并且因此第一細(xì)延遲時(shí)鐘信號(hào)fd_clk1被輸出作為混合的時(shí)鐘信號(hào)。
之后，若相位檢測(cè)器720所檢測(cè)的是延遲鎖定的時(shí)鐘信號(hào)dl_clk的相位為超前于外部時(shí)鐘信號(hào)CLK的相位時(shí)，混合器控制器750即逐漸增加K的數(shù)值。K值增加愈多，混合的時(shí)鐘信號(hào)的相位愈接近第二細(xì)延遲的時(shí)鐘信號(hào)的相位。之后，若K值成為1，第一細(xì)延遲的時(shí)鐘信號(hào)fd_clk1被忽略，并且因此第二細(xì)延遲的時(shí)鐘信號(hào)fd_clk2被輸出作為混合的時(shí)鐘信號(hào)。
但是，若延遲鎖定的時(shí)鐘信號(hào)dl_clk的相位仍舊超前于外部時(shí)鐘信號(hào)CLK的相位時(shí)，則忽略的時(shí)鐘信號(hào)，亦即，在此狀況中為第一細(xì)延遲的時(shí)鐘信號(hào)fd_clk1，被左移兩個(gè)單位延遲單元。此即，第一延遲的時(shí)鐘信號(hào)是經(jīng)過第一細(xì)延遲線760-1中的5個(gè)單位延遲單元。此時(shí)，因第一細(xì)延遲的時(shí)鐘信號(hào)fd_clk1由于第一權(quán)重而被忽略，故混合的時(shí)鐘信號(hào)上并無第一細(xì)延遲的時(shí)鐘信號(hào)fd_clk1的延遲量變化所造成的影響。因此，可執(zhí)行無縫式的邊界切換，亦即，在延遲量變化期間，不致產(chǎn)生混合時(shí)鐘信號(hào)的噪聲。
之后，若延遲鎖定的時(shí)鐘信號(hào)dl_clk仍需作更多的延遲時(shí)，則如圖8所示，K值被逐漸減少。此狀況中，K值愈是減少，混合的時(shí)鐘信號(hào)的相位愈是接近第一細(xì)延遲的時(shí)鐘信號(hào)fd_clk1。
同時(shí)，當(dāng)延遲鎖定的時(shí)鐘信號(hào)dl_clk的相位落后于外部時(shí)鐘信號(hào)CLK的相位時(shí)，延遲鎖定的時(shí)鐘信號(hào)dl_clk的延遲量需要減少的情況下，上述的方式可以反向應(yīng)用，此為本專業(yè)技術(shù)人員可輕易得知，故有關(guān)延遲鎖定的時(shí)鐘信號(hào)dl_clk的延遲量的減少方法將不贅述。
混合器控制器750是控制K的數(shù)值并產(chǎn)生左移及右移信號(hào)用以控制第一與第二細(xì)延遲線760-1與760-2的延遲量。此處，混合器控制器750的構(gòu)成及操作與圖6所示的第二相位混合器650類型，但混合器控制器750可以不同地實(shí)施，例如，混合器控制器750可作成包含一個(gè)上/下計(jì)數(shù)器及一個(gè)解碼器等。因混合器控制器750可不同地制成，并且被本專業(yè)技術(shù)人員所熟知，故混合器控制器750的細(xì)節(jié)被略去。
同時(shí)，因?yàn)檩斎霑r(shí)鐘信號(hào)in_clk被粗延遲線740作粗略的延遲，用以使延遲鎖定的時(shí)鐘信號(hào)dl_clk與外部時(shí)鐘信號(hào)CLK在延遲所述延遲的輸入時(shí)鐘信號(hào)dl_inclk，以更精確地同步延遲鎖定的時(shí)鐘信號(hào)dl_clk與外部時(shí)鐘信號(hào)CLK之前同步，故第一細(xì)延遲線760-1與第二細(xì)延遲線760-2的物理長(zhǎng)度不需要長(zhǎng)。僅用于補(bǔ)償由例如電源電壓的波動(dòng)或者外部時(shí)鐘信號(hào)的跳動(dòng)的噪聲所產(chǎn)生的延遲差異的延遲線長(zhǎng)度，為用于第一和第二細(xì)延遲的時(shí)鐘信號(hào)760-1和760-2的足夠的物理長(zhǎng)度。
本申請(qǐng)包括涉及2004年6月30日向韓國(guó)專利局所提交的第2004-49847號(hào)韓國(guó)專利申請(qǐng)的主題，這里參考引用其全部?jī)?nèi)容。
此外，上面已經(jīng)描述了本發(fā)明的若干特定實(shí)施例，很明顯，對(duì)本專業(yè)技術(shù)人員而言，在不脫離如權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可對(duì)本發(fā)明進(jìn)行多種變化或修飾。
主要元件符號(hào)說明110第一緩沖器120第一相位檢測(cè)器130第一移位寄存器140第一粗延遲線150第一延遲模型單元310第二緩沖器320第二相位檢測(cè)器330第二移位寄存器350第一混合器控制器370第三緩沖器380第一工作循環(huán)校正器390第二延遲模型單元640-1，640-2 粗延遲線660第二相位混合器
權(quán)利要求
1.一種寄存器控制的延遲鎖定回路(DLL)，包括一粗延遲線，用以通過延遲一外部時(shí)鐘信號(hào)而產(chǎn)生一延遲的輸入時(shí)鐘信號(hào)；一細(xì)延遲線單元，用以接收該延遲的輸入時(shí)鐘信號(hào)，以產(chǎn)生第一細(xì)延遲時(shí)鐘信號(hào)及第二細(xì)延遲時(shí)鐘信號(hào)；一相位檢測(cè)器，用以比較該外部時(shí)鐘信號(hào)及一反饋時(shí)鐘信號(hào)的相位，以基于該比較結(jié)果產(chǎn)生一相位檢測(cè)信號(hào)；一相位混合器，用以通過基于一權(quán)重值混合該第一細(xì)延遲時(shí)鐘信號(hào)及第二細(xì)延遲時(shí)鐘信號(hào)的相位，而產(chǎn)生一混合時(shí)鐘信號(hào)；及一混合器控制器，用于基于所述相位檢測(cè)信號(hào)產(chǎn)生所述權(quán)重值。
2.如權(quán)利要求1的寄存器控制的DLL，其中該第一細(xì)延遲時(shí)鐘信號(hào)及該第二細(xì)延遲時(shí)鐘信號(hào)包括預(yù)定數(shù)量的單位延遲單元，用以補(bǔ)償該寄存器控制的DLL的噪聲所產(chǎn)生的延遲差異。
3.如權(quán)利要求2的寄存器控制的DLL，進(jìn)一步包括一工作循環(huán)校正器，通過校正所述混合時(shí)鐘信號(hào)的工作循環(huán)，產(chǎn)生一延遲鎖定的時(shí)鐘信號(hào)；及一延遲模型單元，用以接收所述延遲鎖定的時(shí)鐘信號(hào)，以通過將該延遲鎖定的時(shí)鐘信號(hào)延遲一預(yù)定的延遲時(shí)間，從而產(chǎn)生所述反饋時(shí)鐘信號(hào)。
4.如權(quán)利要求3的寄存器控制的DLL，其中該細(xì)延遲線單元包括第一細(xì)延遲線，具有N個(gè)串聯(lián)連接的單位延遲單元，以使該延遲的輸入時(shí)鐘信號(hào)經(jīng)過H個(gè)單位延遲單元；及第二細(xì)延遲線，具有(N+1)個(gè)串聯(lián)連接的單位延遲單元，以使該延遲的輸入時(shí)鐘信號(hào)經(jīng)過(H+1)或(H-1)個(gè)單位延遲單元，其中H小于或等于N。
5.如權(quán)利要求4的寄存器控制的DLL，其中該第一細(xì)延遲線激活奇數(shù)個(gè)單位延遲單元，使得該延遲的輸入時(shí)鐘信號(hào)可經(jīng)過所述奇數(shù)個(gè)單位延遲單元。
6.如權(quán)利要求5的寄存器控制的DLL，其中該第二細(xì)延遲線激活偶數(shù)個(gè)單位延遲單元，使得該延遲的輸入時(shí)鐘信號(hào)可經(jīng)過偶數(shù)個(gè)單位延遲單元，其中，所述偶數(shù)個(gè)單位延遲單元比所述奇數(shù)個(gè)單位延遲單元小一個(gè)或大一個(gè)。
7.如權(quán)利要求6的寄存器控制的DLL，其中該相位混合器將所述權(quán)重值施加于該第一細(xì)延遲時(shí)鐘信號(hào)并將一第二權(quán)重值施加于該第二細(xì)延遲時(shí)鐘信號(hào)，其中該第二權(quán)重值是從1減去該權(quán)重值而得到的。
8.一種寄存器控制的DLL，包括一粗延遲線，用以產(chǎn)生一延遲的輸入時(shí)鐘信號(hào)，以通過延遲外部時(shí)鐘信號(hào)，粗略地使延遲鎖定的時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)同步；第一細(xì)延遲線，用以通過延遲該延遲的輸入時(shí)鐘信號(hào)而產(chǎn)生第一細(xì)延遲的時(shí)鐘信號(hào)；及第二細(xì)延遲線，用以通過延遲該延遲的輸入時(shí)鐘信號(hào)而產(chǎn)生第二細(xì)延遲的時(shí)鐘信號(hào)；其中該第二細(xì)延遲線所包括的單位延遲單元比該第一細(xì)延遲線多一個(gè)，且以比第一細(xì)延遲線多或少一單位延遲單元的延遲量來延遲所述延遲的輸入時(shí)鐘信號(hào)。
9.如權(quán)利要求8的寄存器控制的DLL，其中該第一細(xì)延遲的時(shí)鐘信號(hào)與第二細(xì)延遲的時(shí)鐘信號(hào)包括有預(yù)定數(shù)量的單位延遲單元，用以補(bǔ)償由所述寄存器控制的DLL的噪聲所產(chǎn)生的延遲差異。
10.如權(quán)利要求9的寄存器控制的DLL，其中具有N個(gè)串聯(lián)連接的單位延遲單元的該第一細(xì)延遲線使該延遲的輸入時(shí)鐘信號(hào)經(jīng)過H個(gè)單位延遲單元；并且具有(N+1)個(gè)串聯(lián)連接的單位延遲單元的該第二細(xì)延遲線則使該延遲的輸入時(shí)鐘信號(hào)經(jīng)過(H+1)或(H-1)個(gè)單位延遲單元，其中H小于或等于N。
11.如權(quán)利要求10的寄存器控制的DLL，其中該第一細(xì)延遲線激活奇數(shù)個(gè)單位延遲單元，使得該延遲的輸入時(shí)鐘信號(hào)可經(jīng)過所述奇數(shù)個(gè)單位延遲單元。
12.如權(quán)利要求11的寄存器控制的DLL，其中該第二細(xì)延遲線激活偶數(shù)個(gè)單位延遲單元，使得該延遲的輸入時(shí)鐘信號(hào)可經(jīng)過該偶數(shù)個(gè)單位延遲單元，其中，所述偶數(shù)個(gè)單位延遲單元比所述奇數(shù)個(gè)單位延遲單元小1個(gè)或大1個(gè)。
13.一種用于補(bǔ)償一外部時(shí)鐘信號(hào)及一混合時(shí)鐘信號(hào)間的時(shí)鐘差異的方法，包括以下步驟a)通過延遲該外部時(shí)鐘信號(hào)以產(chǎn)生一延遲的輸入時(shí)鐘信號(hào)，以粗略地使該延遲鎖定的時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)同步；b)通過將該延遲的輸入時(shí)鐘信號(hào)延遲以產(chǎn)生多個(gè)具有不同相位的細(xì)延遲時(shí)鐘信號(hào)；及c)通過混合該等多個(gè)細(xì)延遲的時(shí)鐘信號(hào)的相位以產(chǎn)生所述混合時(shí)鐘信號(hào)。
14.如權(quán)利要求13的方法，其中步驟b)包括以下步驟d)通過延遲該延遲的輸入時(shí)鐘信號(hào)，產(chǎn)生第一細(xì)延遲的時(shí)鐘信號(hào)；及e)通過延遲該延遲的輸入時(shí)鐘信號(hào)，產(chǎn)生第二細(xì)延遲的時(shí)鐘信號(hào)；其中該第二細(xì)延遲的時(shí)鐘信號(hào)比該第一細(xì)延遲的時(shí)鐘信號(hào)多延遲或少延遲一個(gè)單位延遲量。
15.如權(quán)利要求14的方法，其中步驟c)包括以下步驟f)通過比較該外部時(shí)鐘信號(hào)及該混合時(shí)鐘信號(hào)的相位，產(chǎn)生一相位檢測(cè)信號(hào)；g)基于該相位檢測(cè)信號(hào)產(chǎn)生一權(quán)重值；及h)將該權(quán)重值施加于該第二細(xì)延遲的時(shí)鐘信號(hào)，并將從1減去該權(quán)重值的數(shù)值施加于該第一細(xì)延遲的時(shí)鐘信號(hào)。
全文摘要
一種寄存器控制器的延遲鎖定回路(DLL)，包括一粗延遲線，用以通過延遲外部時(shí)鐘信號(hào)而產(chǎn)生延遲的輸入時(shí)鐘信號(hào)；一細(xì)延遲線單元，用以接收所述延遲的輸入時(shí)鐘信號(hào)，以產(chǎn)生第一細(xì)延遲的時(shí)鐘信號(hào)與第二細(xì)延遲的時(shí)鐘信號(hào)；一相位檢測(cè)器，用以比較外部時(shí)鐘信號(hào)與反饋的時(shí)鐘信號(hào)的相位，以基于比較結(jié)果產(chǎn)生相位檢測(cè)信號(hào)；一相位混合器，用以基于一權(quán)重值混合第一細(xì)延遲的時(shí)鐘信號(hào)與第二細(xì)延遲的時(shí)鐘信號(hào)的相位，以產(chǎn)生一混合的時(shí)鐘信號(hào)；及混合器控制器，用以基于相位檢測(cè)信號(hào)而可產(chǎn)生所述權(quán)重值。
文檔編號(hào)H03L7/08GK1716783SQ200510002340
公開日2006年1月4日 申請(qǐng)日期2005年1月17日 優(yōu)先權(quán)日2004年6月30日
發(fā)明者李鉉雨, 郭鐘太 申請(qǐng)人:海力士半導(dǎo)體有限公司