專(zhuān)利名稱(chēng)：低抖動(dòng)時(shí)鐘分布電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘分布電路領(lǐng)域。
背景技術(shù)：
對(duì)于支持高模擬輸入頻率的模數(shù)轉(zhuǎn)換器(ADC)，采樣時(shí)鐘上的抖動(dòng)限制了能夠?qū)崿F(xiàn)的信噪比(SNR)。在典型的ADC中，采樣時(shí)鐘是由外部或內(nèi)部時(shí)鐘源所產(chǎn)生的，并且被傳遞到構(gòu)成ADC一部分的采樣開(kāi)關(guān)。時(shí)鐘分布電路一般包括一系列反相器，反相器用于(a)將時(shí)鐘傳遞到采樣開(kāi)關(guān)的，以及(b)提供采樣開(kāi)關(guān)所需要的足夠的驅(qū)動(dòng)。時(shí)鐘分布電路中反相器的電源可能具有很大的噪聲，這就產(chǎn)生了反相器輸出信號(hào)中的抖動(dòng)。這個(gè)抖動(dòng)是出現(xiàn)在最終驅(qū)動(dòng)采樣開(kāi)關(guān)的時(shí)鐘信號(hào)上的總抖動(dòng)的主要部分。
通常，設(shè)計(jì)反相器時(shí)考慮布局(面積最小)或者驅(qū)動(dòng)。當(dāng)主要考慮布局時(shí)，構(gòu)成反相器的兩個(gè)PMOS和NMOS設(shè)備的寬度比一般為1(即，Wp/Wn＝1)。當(dāng)主要考慮驅(qū)動(dòng)時(shí)，比率一般為3到4，這實(shí)質(zhì)上是兩個(gè)設(shè)備中多數(shù)載流子遷移率比的倒數(shù)。在用于ADC和其他模擬集成電路中時(shí)鐘分布的反相器中，設(shè)備大小比一般為3到4。
涉及噪聲感應(yīng)抖動(dòng)的現(xiàn)有技術(shù)包括(a)利用低電感封裝減少電源噪聲，以及(b)減少耦合到電源中的開(kāi)關(guān)噪聲。低電感封裝具有成本較高的缺點(diǎn)。另外，它很難將開(kāi)關(guān)噪聲減少到希望的程度。在所有集成電路中，總是存在功率-噪聲折衷，因此，減少開(kāi)關(guān)噪聲可能意味著某些其他噪聲可能增加。
希望減小時(shí)鐘，例如用于ADC中采樣的時(shí)鐘中的抖動(dòng)，而不會(huì)增加其他噪聲，并不需要過(guò)分昂貴的封裝。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，公開(kāi)了不需要不利的功率與噪聲的折衷并且不依賴(lài)于特定封裝技術(shù)的低抖動(dòng)時(shí)鐘分布電路。時(shí)鐘分布電路被用于具有多個(gè)ADC的集成電路中。
電路包括多個(gè)級(jí)聯(lián)反相器，每個(gè)反相器包括連接到下級(jí)N通道晶體管的上級(jí)P通道晶體管。另外，每個(gè)反相器中的P通道和N通道晶體管寬度比Wp/Wn等于由半導(dǎo)體制造過(guò)程所決定的N通道和P通道晶體管的多數(shù)載流子遷移率比Un/Up的平方根。可見(jiàn)，平方根關(guān)系減小了設(shè)備過(guò)渡時(shí)間，并因此減小了輸出信號(hào)抖動(dòng)。
通過(guò)以下的詳細(xì)介紹將表示本發(fā)明的其他方面、特征以及優(yōu)點(diǎn)。


參考以下對(duì)本發(fā)明的詳細(xì)介紹，借助于附圖將更全面地理解本發(fā)明，其中圖1是根據(jù)本發(fā)明的具有低抖動(dòng)時(shí)鐘分布電路的集成電路的框圖；圖2是圖1的時(shí)鐘分布電路的框圖；以及圖3和4是對(duì)圖2所示類(lèi)型的時(shí)鐘分布電路的仿真結(jié)果的圖表。
具體實(shí)施例方式
圖1表示了包括8個(gè)模數(shù)轉(zhuǎn)換器(ADC)12的集成電路10，每個(gè)模數(shù)轉(zhuǎn)換器都接收單端或差分模擬輸入信號(hào)ANx(x＝1到8)，并生成相應(yīng)的多位數(shù)字輸出信號(hào)DIx(x＝1到8)。IC 10包括接收輸入采樣時(shí)鐘信號(hào)CLK、并將這個(gè)時(shí)鐘信號(hào)的副本分布到ADC 12以控制其中的采樣電路(未標(biāo)出)的時(shí)鐘分布電路14。
如圖2所示，時(shí)鐘分布電路14包括邏輯反相器16樹(shù)。這個(gè)樹(shù)具有8個(gè)終端支路，每個(gè)ADC 12對(duì)應(yīng)一個(gè)支路。分布的第一級(jí)具有兩個(gè)主支路，每個(gè)主支路具有四個(gè)反相器16，分布的第二級(jí)具有四個(gè)支路，每個(gè)支路具有兩個(gè)反相器16，分布的第三級(jí)具有八個(gè)支路，每個(gè)支路具有三個(gè)反相器16。正如以下詳細(xì)描述的那樣，以這樣的方式設(shè)計(jì)反相器16，即減小被提供到每個(gè)ADC 12的時(shí)鐘信號(hào)上的抖動(dòng)量。
對(duì)反相器抖動(dòng)的近似分析表明抖動(dòng)與過(guò)渡時(shí)間成比例。如果假設(shè)電源(VDD)具有噪聲Ns，并且給定的反相器的時(shí)間常數(shù)為T(mén)，則反相器過(guò)渡時(shí)間＝K*T(K為常數(shù)～3-4)反相器輸出端的抖動(dòng)＝Ns*d(K*T)/d(VDD)另外T＝R*C其中，C是反相器輸出端的容性負(fù)載，R由下式給出R＝1/(W/L*Un*Vgst*Cox)其中，Un是NMOS的電子遷移率，Vgst＝VDD-Vt(NMOS的閾值電壓)，Cox是氧化物容量。
因此，抖動(dòng)＝Ns*K*C*L/W*1/Un*1/Cox*1/(Vgst)^2＝Ns/Vgst*K*T在以上等式中，值Ns/Vgst是相對(duì)于電源DC電平的噪聲。因此，抖動(dòng)與反相器的過(guò)渡時(shí)間T成比例。因?yàn)榉聪嗥餮舆t也與反相器的過(guò)渡時(shí)間成比例，所以抖動(dòng)也與反相器延遲成比例。因此，反相器鏈的延遲越小，抖動(dòng)越小。
反相器鏈的延遲與(上升時(shí)間Tr+下降時(shí)間Tf)的和成比例，上升時(shí)間和下降時(shí)間可以被進(jìn)一步表示為T(mén)r＝k*C*RnTf＝k*C*Rp其中Rn＝Ln/(Wn*Un*Vgst*Cox)Rp＝Lp/(Wp*Up*Vgst*Cox)C＝Co*(Wn+Wp)如果假設(shè)最小長(zhǎng)度的晶體管被用于最高速度，則Ln＝Lp＝Lmin＝L。
相對(duì)于Wn/Wp減小Tr+Tf，則最優(yōu)的Wp/Wn＝sqrt(Un/Up)如果Lp不等于Ln，那么C＝Co*(Wn+Wp)+alpha*Co*(Wn*Ln+Wp*Lp)，其中alpha是對(duì)于不同半導(dǎo)體制造過(guò)程不同的過(guò)程參數(shù)。在這種情況下，相對(duì)于Wn/Wp減小Tr+Tf，則最優(yōu)的Wp/Wn＝sqrt(Un/Up*Lp/Ln*(alpha*Ln+1)/(alpha*Lp+1))以下，為了簡(jiǎn)化并且因?yàn)閷?duì)于上述原因通常是這樣的情況，所以假設(shè)Lp＝Ln。
如上所述，于是，可見(jiàn)為了減少抖動(dòng)，反相器中相同長(zhǎng)度的P和N晶體管的寬度的最優(yōu)比等于N和P晶體管各自多數(shù)載流子遷移率比(Un/Up)的平方根。當(dāng)P和N晶體管長(zhǎng)度不同時(shí)，則寬度的最優(yōu)比等于反映晶體管不同長(zhǎng)度的、(Un/Up)的更復(fù)雜函數(shù)的平方根。
利用(Un/Up)的平方根確定P和N晶體管的大小能夠相對(duì)于根據(jù)(Un/Up)的直接比確定P和N晶體管大小的反相器產(chǎn)生信噪比中最高1dB的改善。
在一個(gè)實(shí)施例中，半導(dǎo)體制造過(guò)程產(chǎn)生的多數(shù)載流子遷移率比Un/Up為4，這比傳統(tǒng)的半導(dǎo)體過(guò)程更大。這導(dǎo)致最優(yōu)Wp/Wn為2。
圖3和4表示所測(cè)量的抖動(dòng)的仿真結(jié)果與對(duì)于這個(gè)過(guò)程的標(biāo)稱(chēng)角(nominal corner)(圖3)和弱角(weak corner)(圖4)的PMOSE-NMOS比，其中假設(shè)10個(gè)反相器的鏈和電源上2mV的峰-峰噪聲。圖3和4中的縱軸最小值以上的單位為dB。結(jié)果清楚的表示了，與以上分析所預(yù)測(cè)的一樣，對(duì)于Wp/Wn等于2時(shí)，抖動(dòng)最小。對(duì)于遠(yuǎn)大于或遠(yuǎn)小于2的Wp/Wn值，由于在分析中假設(shè)P和N晶體管是平方律設(shè)備，所以與理論預(yù)測(cè)的偏離增加。實(shí)際上，短通道設(shè)備不遵守平方律關(guān)系。但是，這個(gè)結(jié)果對(duì)于大約1.5到大約3的范圍內(nèi)的Wp/Wn比有效。由圖可知，當(dāng)Wp/Wn值相對(duì)于希望的最小值只變化很小的量(例如，相對(duì)于2變化+/-0.5)時(shí)，抖動(dòng)仍然非常小(例如，小于0.2dB左右)，這在很多應(yīng)用中都是可以接受的。
對(duì)于本領(lǐng)域的技術(shù)人員而言，顯然可以對(duì)公開(kāi)的方法和裝置進(jìn)行修改和改變，而不會(huì)背離這里所公開(kāi)的發(fā)明構(gòu)思，因此除了權(quán)利要求的全部范圍和實(shí)質(zhì)以外，不應(yīng)該視為對(duì)本發(fā)明的限制。
權(quán)利要求
1.一種低抖動(dòng)時(shí)鐘分布電路，包括多個(gè)級(jí)聯(lián)的反相器，每個(gè)反相器包括連接到下級(jí)N通道晶體管的上級(jí)P通道晶體管，每個(gè)反相器中的P通道和N通道晶體管的通道長(zhǎng)度基本上相等，每個(gè)反相器中的P通道和N通道晶體管的寬度比Wp/Wn基本上等于由生產(chǎn)所述時(shí)鐘分布電路的半導(dǎo)體制造過(guò)程所確定的、N通道和P通道晶體管的多數(shù)載流子遷移率比Un/Up的平方根。
2.根據(jù)權(quán)利要求1的低抖動(dòng)時(shí)鐘分布電路，其中每個(gè)反相器中的Wp/Wn比在Un/Up比的平方根的大約+/-25％范圍內(nèi)。
3.一種多通道模數(shù)轉(zhuǎn)換器集成電路，包括多個(gè)模數(shù)轉(zhuǎn)換器，每個(gè)模數(shù)轉(zhuǎn)換器都具有用于接收采樣時(shí)鐘的時(shí)鐘輸入端；以及用于將時(shí)鐘信號(hào)分布到所述模數(shù)轉(zhuǎn)換器的時(shí)鐘輸入端的時(shí)鐘分布電路，所述時(shí)鐘分布電路包括多個(gè)級(jí)聯(lián)的反相器，每個(gè)反相器包括連接到下級(jí)N通道晶體管的上級(jí)P通道晶體管，每個(gè)反相器中的P通道和N通道晶體管的通道長(zhǎng)度基本上相等，每個(gè)反相器中的P通道和N通道晶體管的寬度比Wp/Wn基本上等于由生產(chǎn)所述時(shí)鐘分布電路的半導(dǎo)體制造過(guò)程所確定的、N通道和P通道晶體管的多數(shù)載流子遷移率比Un/Up的平方根。
4.根據(jù)權(quán)利要求3的多通道模數(shù)轉(zhuǎn)換器集成電路，其中每個(gè)反相器中的Wp/Wn比在Un/Up比的平方根的大約+/-25％范圍內(nèi)。
5.一種低抖動(dòng)時(shí)鐘分布電路，包括多個(gè)級(jí)聯(lián)的反相器，每個(gè)反相器包括連接到下級(jí)N通道晶體管的上級(jí)P通道晶體管，每個(gè)反相器中的P通道和N通道晶體管的通道長(zhǎng)度Lp和Ln不相等，所述N通道和P通道晶體管具有由生產(chǎn)所述時(shí)鐘分布電路的半導(dǎo)體制造過(guò)程所確定的多數(shù)載流子遷移率比Un/Up，每個(gè)反相器中的P通道和N通道晶體管的寬度比Wp/Wn基本上等于(Un/Up*Lp/Ln*(A*Ln+1)/(A*Lp+1))的平方根，其中A是由半導(dǎo)體過(guò)程所確定的參數(shù)。
6.根據(jù)權(quán)利要求5的低抖動(dòng)時(shí)鐘分布電路，其中每個(gè)反相器中的Wp/Wn比在(Un/Up*Lp/Ln*(A*Ln+1)/(A*Lp+1))的平方根的大約+/-25％范圍內(nèi)。
7.一種多通道模數(shù)轉(zhuǎn)換器集成電路，包括多個(gè)模數(shù)轉(zhuǎn)換器，每個(gè)模數(shù)轉(zhuǎn)換器具有用于接收采樣時(shí)鐘的時(shí)鐘輸入端；以及用于將時(shí)鐘信號(hào)分布到所述模數(shù)轉(zhuǎn)換器的時(shí)鐘輸入端的時(shí)鐘分布電路，所述時(shí)鐘分布電路包括多個(gè)級(jí)聯(lián)的反相器，每個(gè)反相器包括連接到下級(jí)N通道晶體管的上級(jí)P通道晶體管，每個(gè)反相器中的P通道和N通道晶體管的通道長(zhǎng)度Lp和Ln不相等，所述N通道和P通道晶體管具有由生產(chǎn)所述時(shí)鐘分布電路的半導(dǎo)體制造過(guò)程所確定的多數(shù)載流子遷移率比Un/Up，每個(gè)反相器中的P通道和N通道晶體管的寬度比Wp/Wn等于(Un/Up*Lp/Ln*(A*Ln+1)/(A*Lp+1))的平方根，其中A是由半導(dǎo)體過(guò)程所確定的參數(shù)。
8.根據(jù)權(quán)利要求3的多通道模數(shù)轉(zhuǎn)換器集成電路，其中每個(gè)轉(zhuǎn)換器中的Wp/Wn比在(Un/Up*Lp/Ln*(A*Ln+1)/(A*Lp+1))的平方根的大約+/-25％范圍內(nèi)。
全文摘要
用于具有多個(gè)模數(shù)轉(zhuǎn)換器(ADC)的集成電路中的低抖動(dòng)時(shí)鐘分布電路，包括多個(gè)級(jí)聯(lián)的反相器，每個(gè)反相器包括連接到下級(jí)N通道晶體管的上級(jí)P通道晶體管。每個(gè)反相器中所述P通道和N通道晶體管的寬度比W
文檔編號(hào)H03M1/12GK1649272SQ20041009586
公開(kāi)日2005年8月3日 申請(qǐng)日期2004年11月26日 優(yōu)先權(quán)日2003年11月28日
發(fā)明者尼蒂恩·阿加瓦爾, 沙克蒂·S.·拉特 申請(qǐng)人:得州儀器公司