專利名稱：用于產(chǎn)生具有預(yù)定時(shí)鐘信號(hào)性質(zhì)的時(shí)鐘信號(hào)的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于數(shù)個(gè)不同時(shí)鐘信號(hào)的一個(gè)數(shù)字合成(DCS＝數(shù)字時(shí)鐘合成)的系統(tǒng)，且尤其涉及一種用于產(chǎn)生具有預(yù)定時(shí)鐘信號(hào)性質(zhì)的時(shí)鐘信號(hào)的方法和裝置，而且在本文中尤其涉及用于產(chǎn)生具有幾乎任何想要的頻率和一個(gè)想要的工作循環(huán)的時(shí)鐘信號(hào)的一種方法和裝置。
背景技術(shù)：
傳統(tǒng)地，通過(guò)使用已知模擬時(shí)鐘合成來(lái)產(chǎn)生獨(dú)立的時(shí)鐘信號(hào)，其中按照慣例使用復(fù)數(shù)個(gè)PLL(PLL＝鎖相回路)。因?yàn)槌Ｒ?guī)模擬PLL受限于由PLL分配器元件接納的離散頻率，在此總體振動(dòng)影響較高且時(shí)鐘準(zhǔn)確度有限，所以此類常規(guī)方法為不利的。常規(guī)方法的另一缺陷為，所用的模擬電路需要復(fù)數(shù)個(gè)電路區(qū)塊，使得電路復(fù)雜性較高。此外，可以在一單一芯片上實(shí)現(xiàn)的PLL的數(shù)目有限，因而可用的獨(dú)立時(shí)鐘信號(hào)的數(shù)目也有限。而且，常規(guī)途徑的另一缺點(diǎn)為，對(duì)于使用常規(guī)模擬途徑的所述PLL中的每一個(gè)而言，必須提供一相關(guān)外部模擬電源。用于模擬電路的設(shè)計(jì)費(fèi)用較高。
EP 1 137 188 A2描述一數(shù)字PLL，其中僅選擇一個(gè)多相時(shí)鐘的個(gè)別脈沖，所述脈沖控制一翻轉(zhuǎn)觸發(fā)器，其接著產(chǎn)生具有一個(gè)50％工作循環(huán)的時(shí)鐘。使用具有一個(gè)數(shù)字相位比較器的一個(gè)“傳統(tǒng)”PLL回路。一個(gè)相位比較同步/合成.同步(sync/synth.sync)引起樣本時(shí)鐘的相位和頻率的一個(gè)重復(fù)的后控制?？赡芤砸煌綍r(shí)鐘的任何準(zhǔn)確度(非偶數(shù)整數(shù))倍數(shù)產(chǎn)生具有二進(jìn)制可程序化頻率、工作循環(huán)和相位的(數(shù)個(gè))時(shí)鐘。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種改良的方法和一種改良的裝置，其用于產(chǎn)生具有預(yù)定時(shí)鐘信號(hào)性質(zhì)的時(shí)鐘信號(hào)，所述性質(zhì)能防止先前技術(shù)中的上述缺陷。
通過(guò)根據(jù)權(quán)利要求1所述的方法和根據(jù)權(quán)利要求10所述的裝置來(lái)達(dá)到此目的。
本發(fā)明提供一種用于產(chǎn)生具有預(yù)定時(shí)鐘信號(hào)性質(zhì)的時(shí)鐘信號(hào)的方法，其包含以下步驟(a)提供復(fù)數(shù)個(gè)關(guān)于一主時(shí)鐘信號(hào)具有大致相同的頻率和分別不同的相位關(guān)系的時(shí)鐘信號(hào)；和(b)基于一個(gè)取決于待產(chǎn)生的時(shí)鐘信號(hào)而提供的控制信號(hào)，從所述復(fù)數(shù)個(gè)所提供的時(shí)鐘信號(hào)中選擇預(yù)定時(shí)鐘信號(hào)，并組合所述所選時(shí)鐘信號(hào)以便產(chǎn)生所述時(shí)鐘信號(hào)。
本發(fā)明進(jìn)一步提供一種用于產(chǎn)生具有預(yù)定時(shí)鐘信號(hào)性質(zhì)的時(shí)鐘信號(hào)的裝置，其包含一個(gè)多相位時(shí)鐘產(chǎn)生器，用于提供關(guān)于一個(gè)主時(shí)鐘信號(hào)具有大體上相同的頻率和不同的相位關(guān)系的復(fù)數(shù)個(gè)時(shí)鐘信號(hào)；和一個(gè)相位重疊單元(phase overlay unit)，其基于一個(gè)取決于待產(chǎn)生的時(shí)鐘信號(hào)而提供的控制信號(hào)，從所述復(fù)數(shù)個(gè)所提供的時(shí)鐘信號(hào)中選擇預(yù)定時(shí)鐘信號(hào)，而且其組合所述所選時(shí)鐘信號(hào)以產(chǎn)生所述時(shí)鐘信號(hào)。
根據(jù)本發(fā)明的一個(gè)優(yōu)選實(shí)施例，當(dāng)組合所述所選時(shí)鐘信號(hào)時(shí)，脈沖與所選時(shí)鐘信號(hào)的一個(gè)高邏輯電平組合，以產(chǎn)生具有一個(gè)脈沖的時(shí)鐘信號(hào)，所述脈沖具有一個(gè)高邏輯電平和一個(gè)預(yù)定脈沖長(zhǎng)度。使用所提供的控制信號(hào)，可以控制具有一個(gè)高邏輯電平的所述個(gè)別脈沖的持續(xù)時(shí)間、具有一個(gè)低邏輯電平的所述個(gè)別脈沖的持續(xù)時(shí)間和待產(chǎn)生的所述時(shí)鐘信號(hào)的脈沖串列的形狀。具有一個(gè)高邏輯電平的一個(gè)脈沖的最短持續(xù)時(shí)間在本文中被判定為，具有所述主時(shí)鐘信號(hào)的一個(gè)高邏輯電平的一個(gè)脈沖的持續(xù)時(shí)間，而具有一個(gè)低邏輯電平的一個(gè)脈沖的最短持續(xù)時(shí)間由所達(dá)到的相位分辨率來(lái)判定。
優(yōu)選地，所述控制信號(hào)優(yōu)選包括復(fù)數(shù)個(gè)啟動(dòng)信號(hào)，其中為用于復(fù)數(shù)個(gè)時(shí)鐘信號(hào)中的的每一者個(gè)提供一個(gè)啟動(dòng)信號(hào)，而且其中延遲提供所述啟動(dòng)信號(hào)以便設(shè)定同等物的一其定位，從而保證待產(chǎn)生的時(shí)鐘信號(hào)的預(yù)定時(shí)鐘信號(hào)性質(zhì)。優(yōu)選地，所述啟動(dòng)信號(hào)最好以一個(gè)啟動(dòng)信號(hào)序列的形式被而提供，以產(chǎn)生具有一個(gè)預(yù)定頻率和預(yù)定工作循環(huán)的一個(gè)周期性時(shí)鐘信號(hào)。所述啟動(dòng)序列通過(guò)使用一個(gè)主要邊緣內(nèi)插器、一個(gè)次要邊緣計(jì)算器和一個(gè)相位啟動(dòng)單元而產(chǎn)生，其中所述主要邊緣內(nèi)插器分別判定待產(chǎn)生的時(shí)鐘信號(hào)中的前沿邊緣的一個(gè)時(shí)間點(diǎn)或一個(gè)暫時(shí)位置(時(shí)間戳記)，其中所述次要時(shí)鐘計(jì)算器基于前沿邊緣的時(shí)間點(diǎn)產(chǎn)生待產(chǎn)生的時(shí)鐘信號(hào)中的后沿邊緣的一個(gè)時(shí)間點(diǎn)，而且其中所述相位啟動(dòng)單元基于所述前沿邊緣的時(shí)間點(diǎn)并基于所述后沿邊緣的時(shí)間點(diǎn)產(chǎn)生所述啟動(dòng)信號(hào)序列。
一時(shí)間戳記由一個(gè)主時(shí)鐘循環(huán)和一個(gè)子循環(huán)時(shí)間的一個(gè)序列號(hào)(所述主時(shí)鐘+所述主時(shí)鐘的區(qū)段的整數(shù)倍)來(lái)設(shè)定。
根據(jù)本發(fā)明的一個(gè)進(jìn)一步的優(yōu)選實(shí)施例，產(chǎn)生同步的時(shí)鐘信號(hào)，其中本文中一個(gè)界定相位和與同步信號(hào)的頻率關(guān)系與待產(chǎn)生的時(shí)鐘信號(hào)關(guān)聯(lián)，其中額外提供一個(gè)邊緣偵測(cè)單元以偵測(cè)所述同步信號(hào)中的信號(hào)狀態(tài)變化，從而產(chǎn)生一個(gè)邊緣圖案。通過(guò)使用一個(gè)邊緣位置解碼器，在所述邊緣圖案中可以判定具有一個(gè)預(yù)定極性的邊緣(即上升或下降邊緣)。通過(guò)使用一個(gè)時(shí)鐘參數(shù)計(jì)算器，基于所述同步信號(hào)的判定邊緣，可以判定待產(chǎn)生的同步時(shí)鐘信號(hào)的周期和相位，而且隨后通過(guò)使用主要邊緣內(nèi)插器、次要邊緣計(jì)算器和相位啟動(dòng)單元和相位覆蓋單元，可以產(chǎn)生同步時(shí)鐘信號(hào)。
根據(jù)依據(jù)根據(jù)本發(fā)明的一個(gè)進(jìn)一步的優(yōu)選實(shí)施例，所述產(chǎn)生的時(shí)鐘信號(hào)的周期在頻譜范圍中被調(diào)變，以獲得一個(gè)展頻時(shí)鐘信號(hào)，其中通過(guò)在每個(gè)時(shí)鐘信號(hào)循環(huán)后使用一個(gè)展頻內(nèi)插器，使得引起所產(chǎn)生的周期增加達(dá)一個(gè)預(yù)定數(shù)值，直到達(dá)到一個(gè)上限。隨后，引起使得所述周期減小達(dá)一個(gè)預(yù)定數(shù)值，直到達(dá)到一個(gè)下限。此在循環(huán)中重復(fù)。
根據(jù)本發(fā)明的一個(gè)進(jìn)一步的優(yōu)選實(shí)施例，可能產(chǎn)生一個(gè)任意時(shí)鐘(任意時(shí)鐘合成)。根據(jù)此更一般的途徑，任意數(shù)目的時(shí)鐘可以由相同多相位時(shí)鐘信號(hào)來(lái)合成，其中時(shí)鐘輸出的波形可以視同步信號(hào)的任意數(shù)目而定。在此實(shí)施例中，提供一個(gè)主時(shí)鐘計(jì)數(shù)器，其在每個(gè)主時(shí)鐘循環(huán)中增加，借此形成一個(gè)共同時(shí)間參考系統(tǒng)。通過(guò)使用此參考，時(shí)間戳記可以與總體時(shí)鐘產(chǎn)生系統(tǒng)中的每個(gè)實(shí)際事件或還與每個(gè)假設(shè)事件(例如上升或下降邊緣)關(guān)聯(lián)。為了表達(dá)離散主時(shí)鐘事件之間的事件的暫時(shí)位置，可以使用具有幾乎無(wú)限準(zhǔn)確度的區(qū)段。
然而，時(shí)間戳記與外部同步事件的上升邊緣和下降邊緣關(guān)聯(lián)，也與潛在的復(fù)雜和無(wú)規(guī)律的時(shí)鐘信號(hào)的邊緣位置關(guān)聯(lián)。所述抽象術(shù)語(yǔ)“時(shí)間戳記”允許所述事件的算術(shù)處理。因此可以計(jì)算任意時(shí)鐘形狀，而且可以輕易地產(chǎn)生具有相互間的和與外部事件間的一預(yù)定關(guān)系的時(shí)鐘信號(hào)。
根據(jù)本發(fā)明，也可以基于步驟(a)中提供的時(shí)鐘信號(hào)產(chǎn)生復(fù)數(shù)個(gè)獨(dú)立的時(shí)鐘信號(hào)。
因此本發(fā)明提供一種系統(tǒng)，其用于不同獨(dú)立的時(shí)鐘信號(hào)的數(shù)字合成(DCS＝數(shù)字時(shí)鐘合成)。作為所有合成時(shí)鐘信號(hào)的一個(gè)共同基礎(chǔ)，使用具有一個(gè)固定頻率的一個(gè)時(shí)鐘信號(hào)的多相位。根據(jù)本發(fā)明，采用此方法合成的時(shí)鐘信號(hào)大致上比使用一個(gè)常規(guī)模擬時(shí)鐘合成方法所獲得的可比時(shí)鐘信號(hào)更穩(wěn)定。
與上述常規(guī)方法形成對(duì)比，數(shù)字時(shí)鐘合成(DCS)的發(fā)明概念允許所述時(shí)鐘的覆蓋，以產(chǎn)生具有一個(gè)可變工作循環(huán)的所要的時(shí)鐘脈沖。根據(jù)本發(fā)明，并非量測(cè)常規(guī)回路，而是量測(cè)所述同步事件的時(shí)間點(diǎn)并將所述時(shí)間點(diǎn)與僅“虛擬地”展現(xiàn)的一個(gè)理想同步事件進(jìn)行比較。根據(jù)本發(fā)明，虛擬同步比較中的相位誤差準(zhǔn)確地在數(shù)量上被判定，且立即“計(jì)算”并產(chǎn)生所述理想時(shí)鐘。
在先前技術(shù)中缺少通用時(shí)間戳記的概念，所述概念使得將相互關(guān)聯(lián)的事件純分析地置于整個(gè)系統(tǒng)內(nèi)成為可能。因此可以省略具有一個(gè)常規(guī)回路的上述途徑。
本發(fā)明的另一優(yōu)勢(shì)尤其存在于使用數(shù)個(gè)時(shí)鐘域的一個(gè)芯片上的系統(tǒng)中。除此以外，本發(fā)明也使用相同途徑提供同步的時(shí)鐘信號(hào)，其中尤其可以產(chǎn)生一個(gè)用于模擬信號(hào)的取樣的時(shí)鐘，其具有可程序化的工作循環(huán)和一個(gè)與一個(gè)低頻率同步信號(hào)的可程序化相位關(guān)系。
根據(jù)本發(fā)明的另一優(yōu)勢(shì)，技術(shù)的可能實(shí)施例在模塊構(gòu)造中為有效的，其中通過(guò)使用一組用于數(shù)字時(shí)鐘合成的簡(jiǎn)單、標(biāo)準(zhǔn)化模塊，可服務(wù)幾乎任何應(yīng)用，借此產(chǎn)生非常高度的復(fù)用性。
所述發(fā)明數(shù)字時(shí)鐘合成提供傳統(tǒng)模擬時(shí)鐘合成所沒(méi)有的復(fù)數(shù)個(gè)優(yōu)勢(shì)。
-經(jīng)改良的時(shí)鐘振動(dòng)根據(jù)本發(fā)明，可以產(chǎn)生具有一個(gè)具有一個(gè)很低振動(dòng)水平的固定頻率的一個(gè)多相時(shí)鐘，使得即使具有由相位粒度引入的額外振動(dòng)，總體振動(dòng)也優(yōu)于可由一個(gè)常規(guī)多頻率PLL所達(dá)到的振動(dòng)，-改良的時(shí)鐘準(zhǔn)確度根據(jù)本發(fā)明，可以產(chǎn)生一直到參考頻率(即所述主時(shí)鐘信號(hào)的頻率)的任何目標(biāo)頻率，其中平均頻率的準(zhǔn)確度僅受所用的內(nèi)插器的位寬度限制。相反，常規(guī)模擬PLL限于由PLL分配器元件所接納的離散頻率。
-減少的測(cè)試努力根據(jù)本發(fā)明，模擬電路的數(shù)目減少為幾個(gè)簡(jiǎn)單的和標(biāo)準(zhǔn)化的電路區(qū)塊，而且電路復(fù)雜性轉(zhuǎn)移到根據(jù)本發(fā)明的數(shù)字部件，標(biāo)準(zhǔn)化和自動(dòng)化測(cè)試方法可以用于所述部件，-每一芯片的更加合成的時(shí)鐘信號(hào)如常規(guī)上對(duì)每一芯片所允許的PLL的數(shù)目進(jìn)行實(shí)際限制，根據(jù)本發(fā)明此限制現(xiàn)已取消，因?yàn)楝F(xiàn)在獨(dú)立的時(shí)鐘信號(hào)可得自一個(gè)而且相同的PLL，-減小的硅區(qū)域因?yàn)殡娐窂?fù)雜性偏移到電路的數(shù)字部件中，與傳統(tǒng)途徑相比，可以從邏輯電路的高密度中獲得優(yōu)勢(shì)，所述電路可以通過(guò)使用亞微米處理而獲得，-減少的插腳數(shù)模擬PLL需要指定數(shù)目的外部模擬電源，然而根據(jù)本發(fā)明，這些電源的數(shù)目可以減少，因?yàn)閮H一個(gè)具有固定頻率的PLL用于所有獨(dú)立的時(shí)鐘信號(hào)，-減少的模擬設(shè)計(jì)努力僅需設(shè)計(jì)幾個(gè)相對(duì)簡(jiǎn)單的模擬區(qū)塊，而且所述區(qū)塊可在相同技術(shù)中再用于任何芯片，-更佳的模擬/仿真覆蓋率因?yàn)殡娐窐?gòu)造的較大部分移入數(shù)字設(shè)計(jì)領(lǐng)域中，通過(guò)使用一個(gè)數(shù)字模擬和仿真可以覆蓋一個(gè)較高百分比的系統(tǒng)，以及-電路的設(shè)計(jì)靈活性某一時(shí)鐘信號(hào)的合成可以在硬件中設(shè)計(jì)成非常具有靈活性，而且后來(lái)可以調(diào)整精確時(shí)鐘性質(zhì)以獲得一個(gè)最佳性能或避免誤差。
所述數(shù)字時(shí)鐘信號(hào)合成的另一優(yōu)勢(shì)為，用每個(gè)改良或采用每個(gè)新數(shù)字技術(shù)，可以通過(guò)所述數(shù)字時(shí)鐘信號(hào)合成來(lái)獲得改良的性能和改良的準(zhǔn)確度。所述數(shù)字時(shí)鐘信號(hào)合成中的主要參數(shù)是用于改良所述多相位時(shí)鐘信號(hào)的相位準(zhǔn)確度。
在操作數(shù)字域內(nèi)的所有時(shí)鐘信號(hào)參數(shù)之后，因此可以主動(dòng)地以很靈活的方式來(lái)調(diào)整一個(gè)時(shí)鐘信號(hào)以滿足固定需要。許多新應(yīng)用將利用這個(gè)性質(zhì)，例如通過(guò)用相位中的一個(gè)可偏移時(shí)鐘進(jìn)行計(jì)時(shí)來(lái)對(duì)信號(hào)進(jìn)行精確延遲。
此外，還可能通過(guò)使用具有較短時(shí)鐘循環(huán)的多相位時(shí)鐘信號(hào)來(lái)產(chǎn)生具有比所述主時(shí)鐘信號(hào)更高的頻率的時(shí)鐘信號(hào)，如基于所述主要邊緣，可以以一簡(jiǎn)單方法計(jì)算具有相同循環(huán)的額外時(shí)鐘邊緣。較短的多相位時(shí)鐘信號(hào)可以由具有二相位的邏輯組合導(dǎo)出。多相位時(shí)鐘信號(hào)的最短可能高周期為所述相位準(zhǔn)確度的二倍。


下文參考相關(guān)圖式來(lái)詳細(xì)解釋本發(fā)明的優(yōu)選實(shí)施例，其中圖1展示一個(gè)多相位時(shí)鐘振蕩器；圖2展示所述復(fù)數(shù)個(gè)多相位控制信號(hào)的波形；圖3展示根據(jù)本發(fā)明的一個(gè)實(shí)施例的一個(gè)相位覆蓋單元；圖4展示根據(jù)圖3的相位覆蓋單元中的信號(hào)的波形；
圖5a展示用于啟動(dòng)信號(hào)的延遲的波形，所述啟動(dòng)信號(hào)用于根據(jù)圖3的相位覆蓋單元；圖5b展示一個(gè)用于產(chǎn)生圖5a中的波形的延遲單元的實(shí)例；圖6展示一個(gè)主要邊緣內(nèi)插器，其用于判定所述時(shí)鐘信號(hào)中的前沿邊緣；圖7展示一個(gè)次要邊緣計(jì)算器，其用于判定所述時(shí)鐘信號(hào)中的后沿邊緣；圖8展示一個(gè)相位啟動(dòng)單元，其用于產(chǎn)生所述啟動(dòng)信號(hào)；圖9展示一個(gè)支持信號(hào)的波形；圖10展示一個(gè)時(shí)鐘產(chǎn)生單元的一個(gè)實(shí)例，所述單元包括圖3、6、7和8中的單元；圖11展示圖10中的所述時(shí)鐘產(chǎn)生單元中的信號(hào)的波形；圖12展示用于一個(gè)實(shí)際時(shí)鐘信號(hào)的時(shí)鐘振動(dòng)；圖13展示一個(gè)邊緣偵測(cè)單元，其用于偵測(cè)一個(gè)同步信號(hào)中的邊緣；圖14展示一個(gè)邊緣位置解碼器，其用于偵測(cè)同步信號(hào)中的所述邊緣的位置；圖15展示一個(gè)時(shí)鐘參數(shù)計(jì)算單元；圖16展示一個(gè)IIR濾波器；圖17展示根據(jù)一個(gè)第二實(shí)施例的一個(gè)主要邊緣內(nèi)插器；圖18展示一個(gè)同步時(shí)鐘產(chǎn)生單元，其用于產(chǎn)生一個(gè)同步時(shí)鐘信號(hào)，其包括圖3、7、8、13、14、15和17中的單元；圖19展示一個(gè)系統(tǒng)的一個(gè)方塊圖，所述系統(tǒng)用于根據(jù)本發(fā)明的一個(gè)實(shí)施例的一個(gè)任意時(shí)鐘合成；圖20展示一個(gè)展頻內(nèi)插器；圖21展示所述展頻時(shí)鐘的掃頻性能；圖22展示本發(fā)明的時(shí)鐘產(chǎn)生器的一個(gè)模塊構(gòu)造的一個(gè)實(shí)例。
具體實(shí)施例方式
下文中參考附圖更詳細(xì)地描述優(yōu)選實(shí)施例，其中在個(gè)別附圖的描述中，類似或相同元件用相同參考數(shù)字表示。
圖1展示用于一個(gè)多相位時(shí)鐘振蕩器的一個(gè)實(shí)例，其包括一個(gè)晶體振蕩器100，其耦接到一個(gè)振蕩晶體102以輸出一個(gè)振蕩器時(shí)鐘信號(hào)XCLK。所述振蕩器時(shí)鐘信號(hào)XCLK由一個(gè)鎖相回路(PLL)104所接收，所述鎖相回路基于所接收的振蕩器時(shí)鐘信號(hào)產(chǎn)生一個(gè)主時(shí)鐘信號(hào)CLK，所述主時(shí)鐘信號(hào)被提供給延遲鎖相回路(DLL)。所述DLL 106基于所應(yīng)用的主時(shí)鐘信號(hào)CLK產(chǎn)生復(fù)數(shù)個(gè)時(shí)鐘信號(hào)PCLK
...PCLK[n-1]。所產(chǎn)生的時(shí)鐘信號(hào)都具有相同頻率，但是分別包含與所述主時(shí)鐘信號(hào)CLK形成對(duì)比的不同相位關(guān)系，且因此也包含相互間的不同相位關(guān)系。
數(shù)字時(shí)鐘信號(hào)合成(DCS)使用所述主控制信號(hào)CLK，通過(guò)使用所述DLL106自所述主控制信號(hào)導(dǎo)出具有2n-1個(gè)相位的時(shí)鐘信號(hào)PCLK[n-1:0]。除使用圖1所描述的方法以外，此一多相位時(shí)鐘也可以通過(guò)使用其它技術(shù)(包括常規(guī)途徑和圖1中所示的PLL+DLL途徑)而產(chǎn)生。
在圖2中，所述個(gè)別時(shí)鐘信號(hào)PCLK的波形和所述主時(shí)鐘信號(hào)CLK的波形隨時(shí)間流逝而加以指示。此外，說(shuō)明存在于所述個(gè)別時(shí)鐘信號(hào)PCLK
到PCLK[n-1]之間的相位偏移。從圖2可以看出，在所說(shuō)明的實(shí)施例中，連續(xù)時(shí)鐘信號(hào)之間的相位偏移一直為相同的Φ，使得(例如)在第一時(shí)鐘信號(hào)PCLK
的一上升時(shí)鐘邊緣與隨后的時(shí)鐘信號(hào)PCLK[1]的第一上升邊緣之間存在為Φ的一個(gè)相位差。一個(gè)時(shí)鐘信號(hào)的兩個(gè)連續(xù)上升邊緣之間的相位差一直為nxΦ。
所有合成的時(shí)鐘信號(hào)的可能準(zhǔn)確度主要取決于這些多相位時(shí)鐘信號(hào)PCLK的相位分辨率Φ。最大可能“相位分辨率”為柵極延遲時(shí)間的一個(gè)函數(shù)，其中為較高頻率可以使用較少延遲標(biāo)記，反之亦然。對(duì)于Φ而言，以下計(jì)算規(guī)格適用φ=TCLKn=1n·fCLK]]>
其中Φ＝相位分辨率，TCLK＝主時(shí)鐘信號(hào)的周期，fCLK＝主時(shí)鐘信號(hào)的頻率，而且n＝0，1，2，...
希望將所述主時(shí)鐘信號(hào)CLK保持在一固定頻率或至少在一較窄范圍內(nèi)，從而提供最佳化所使用的PLL電路104和所使用的DLL電路106以獲得一個(gè)最大穩(wěn)定性的可能性。在僅使用一個(gè)具有固定頻率的時(shí)鐘信號(hào)以產(chǎn)生用于一個(gè)系統(tǒng)的所有時(shí)鐘信號(hào)后，所有努力旨在于使得此單個(gè)時(shí)鐘盡可能地穩(wěn)定，例如通過(guò)適合濾波器、分離電源端子、芯片上的最佳排列等。由此產(chǎn)生的所有時(shí)鐘信號(hào)然后還展示此中心來(lái)源的穩(wěn)定性。
在以下表格中，給出用于主時(shí)鐘信號(hào)的實(shí)例以及用于所使用的相位數(shù)目n的實(shí)例，此取決于由半導(dǎo)體技術(shù)所給出的最小結(jié)構(gòu)大小，在半導(dǎo)體技術(shù)中制造對(duì)應(yīng)的DLL和PLL電路。

下文中更詳細(xì)地討論本發(fā)明的一個(gè)第一優(yōu)選實(shí)施例，通過(guò)使用其，可以基于所產(chǎn)生的時(shí)鐘信號(hào)合成獨(dú)立的時(shí)鐘信號(hào)，如以上所說(shuō)明。
在圖3中，展示了一個(gè)發(fā)明相位覆蓋單元(POU)的一個(gè)實(shí)施例。所述相位覆蓋單元通過(guò)所述DLL電路106在其輸入端處接收所述時(shí)鐘信號(hào)PCLK
到PCLK[n-1]。此外，所述相同相位覆蓋單元在此以復(fù)數(shù)個(gè)啟動(dòng)信號(hào)PEN
到PEN[n-1](PEN＝相位啟動(dòng))的形式接收所述主時(shí)鐘信號(hào)CLK和一控制信號(hào)。將所述啟動(dòng)信號(hào)PEN[]提供給一輸入緩沖器108，并使用所述主時(shí)鐘信號(hào)CLK通過(guò)所述緩沖器而計(jì)時(shí)所述啟動(dòng)信號(hào)。一個(gè)相位覆蓋單元進(jìn)一步包括復(fù)數(shù)個(gè)延遲元件110，其中所述延遲元件110的數(shù)目對(duì)應(yīng)于所應(yīng)用的啟動(dòng)信號(hào)PEN[]的數(shù)目。將一個(gè)啟動(dòng)信號(hào)分別提供給一個(gè)延遲元件110，而所述延遲信號(hào)在此由一個(gè)設(shè)定延遲Δ來(lái)延遲，基于所述相位偏移將一延遲額外地添加到所述設(shè)定延遲Δ。所述分別添加的相位延遲由圖3所示的所述延遲元件110所致。此外，提供復(fù)數(shù)個(gè)AND柵極112，其中所述AND柵極112中的每一者接收一個(gè)延遲元件110的一個(gè)輸出信號(hào)，即一延遲啟動(dòng)的信號(hào)PEN[]和一個(gè)時(shí)鐘信號(hào)PCLK[]，并使其受一個(gè)邏輯AND鏈路的支配。在所述AND柵極112的輸出端，應(yīng)用輸出信號(hào)CC
到CC[n-1]。這些輸出信號(hào)供應(yīng)到一個(gè)OR柵極114，其輸出信號(hào)一次以非倒轉(zhuǎn)形式然后再以倒轉(zhuǎn)形式供應(yīng)到一個(gè)多工器116。所述多工器116以傳統(tǒng)控制模式被控制并輸出所述非倒轉(zhuǎn)時(shí)鐘信號(hào)CLKOUT。如果所述多工器116通過(guò)使用所述控制信號(hào)INVCLK加以控制，則此意味著想要一個(gè)倒轉(zhuǎn)時(shí)鐘信號(hào)，使得在此情況下所述OR柵極114的倒轉(zhuǎn)輸出作為時(shí)鐘輸出信號(hào)CLKOUT被輸出。
因此本發(fā)明的數(shù)字時(shí)鐘信號(hào)合成相互覆蓋所述主時(shí)鐘信號(hào)的數(shù)個(gè)相位，以便分別形成或建立待產(chǎn)生的時(shí)鐘。這是通過(guò)上述簡(jiǎn)單AND/OR電路而達(dá)到。為每一時(shí)鐘信號(hào)相位PCLK[]提供一個(gè)個(gè)別啟動(dòng)信號(hào)PEN[]。具有主動(dòng)的多相位時(shí)鐘信號(hào)的一個(gè)高邏輯電平的所有基本脈沖通過(guò)使用所述OR柵極來(lái)鏈結(jié)，以便產(chǎn)生具有一高邏輯電平的更長(zhǎng)脈沖?；旧?，第一主動(dòng)啟動(dòng)信號(hào)判定所述輸出信號(hào)CLKOUT的正邊緣，而第一非主動(dòng)啟動(dòng)信號(hào)判定其負(fù)邊緣。具有所述時(shí)鐘信號(hào)相位的一個(gè)高邏輯電平的周期暫時(shí)偏移后，其啟動(dòng)信號(hào)需加以對(duì)準(zhǔn)以保證足夠的建立保持時(shí)間。此通過(guò)以下事實(shí)而達(dá)到此外也延遲所述啟動(dòng)信號(hào)，其中在此存在實(shí)施此延遲的不同可能性，其中稍后將更詳細(xì)地解釋一個(gè)優(yōu)選實(shí)施例。
使用圖3中所示的電路而產(chǎn)生的具有一個(gè)高邏輯電平的最短脈沖將具有基本時(shí)鐘脈沖的一個(gè)持續(xù)時(shí)間。具有一個(gè)低邏輯電平的脈沖可以更窄，而且僅受所述相位分辨率的限制。至于想要具有一個(gè)高邏輯電平的較窄脈沖，可選擇上述時(shí)鐘信號(hào)倒轉(zhuǎn)。
在圖4中，展示用于具有不同相位PCLK
到PCLK[3]的四個(gè)時(shí)鐘信號(hào)的一個(gè)時(shí)鐘覆蓋的一個(gè)實(shí)例，其中通過(guò)對(duì)應(yīng)的啟動(dòng)信號(hào)PEN
到PEN[3]的控制，說(shuō)明一個(gè)非周期性時(shí)鐘信號(hào)的合成。由所述啟動(dòng)信號(hào)PEN[]所判定的啟動(dòng)圖案控制具有一個(gè)高邏輯電平的個(gè)別周期和具有一個(gè)低邏輯電平的周期的長(zhǎng)度，并且形成脈沖串列，其在如上所提及的所說(shuō)明的情形中并非為周期性的。在圖4中，進(jìn)一步呈現(xiàn)AND柵極112的輸出信號(hào)CC
到CC[3]。此外，說(shuō)明所述OR柵極114的輸出CLKOUT，而且將INVCLK選為0。從輸出時(shí)鐘信號(hào)CLKOUT的波形可以看出，基于如所提供的啟動(dòng)信號(hào)的圖案，在輸出時(shí)鐘信號(hào)中，具有一個(gè)高邏輯電平的周期和具有一個(gè)低邏輯電平的周期分別包含一個(gè)不同長(zhǎng)度，而且可以看出所述輸出信號(hào)也并非周期性。
下文中通過(guò)使用圖5更詳細(xì)地解釋所述啟動(dòng)信號(hào)的延遲的實(shí)例，其中在圖5a中說(shuō)明如在圖5b中所使用的所述信號(hào)的信號(hào)波形。圖5為一實(shí)例，其使用任何方法展示相位覆蓋單元和DLL 106中的延遲元件，使得在圖5b中，對(duì)應(yīng)元件用對(duì)應(yīng)的參考數(shù)字來(lái)指定。事實(shí)上，圖5b為可容易看見(jiàn)的圖3的截面的一個(gè)放大說(shuō)明。在圖5b中說(shuō)明出現(xiàn)在個(gè)別元件中的延遲時(shí)間。
通常，產(chǎn)生多相位時(shí)鐘信號(hào)的DLL電路106已通過(guò)使用延遲控制緩沖器來(lái)實(shí)現(xiàn)?？刂扑鯠LL緩沖器鏈元件的延遲的信號(hào)可再用于重復(fù)用于所述啟動(dòng)信號(hào)的所有延遲。所述個(gè)別延遲可根據(jù)以下計(jì)算公式而定尺寸tDEL(a)＝δ+a·φ＝tC2P(a)-tC2Q-tSUtC2P(a)＝tC2P(0)+a·φδ＝tC2P(0)-tC2Q-tSUtHOLD＝tCLK-tDUTY-tSU＝tCLK-tDUTY-tC2P(0)+tC2Q+δ其中tDEL(a)＝啟動(dòng)信號(hào)PEN[a]的延遲，
Δ＝延遲，A＝0，1，2，....n-1，Φ＝相位，tC2P(a)＝DLL 106的延遲，tC2Q＝因輸入緩沖器108而引起的延遲，tsu＝用于AND柵極112的設(shè)計(jì)時(shí)間，tHOLD＝用于AND柵極112的保持時(shí)間，tDUTY＝時(shí)鐘信號(hào)的高周期，和tCLK＝主時(shí)鐘信號(hào)的周期此模擬延遲機(jī)械裝置的優(yōu)勢(shì)在于，所述電路在很大程度上不受所述主時(shí)鐘信號(hào)的時(shí)鐘信號(hào)的變化的影響。因?yàn)樗鯝ND柵極112較小，所以所述延遲重復(fù)不必像所述建立和保持時(shí)間(tsu，tHOLD)一樣精確。
作為上述途徑的替代方法，可提供使用數(shù)個(gè)時(shí)鐘信號(hào)相位的一個(gè)鎖存機(jī)制。然而此純數(shù)字途徑具有缺陷，即多相位時(shí)鐘信號(hào)線路用一個(gè)較高負(fù)載容量來(lái)加載。
下文中更詳細(xì)地解釋本發(fā)明的一個(gè)第二實(shí)施例，其用于產(chǎn)生一個(gè)周期性時(shí)鐘信號(hào)，所述信號(hào)關(guān)于頻率和時(shí)鐘循環(huán)幾乎為可任意程序化的。采用此時(shí)鐘信號(hào)內(nèi)插方法，提供啟動(dòng)信號(hào)的一個(gè)適合序列以合成周期性信號(hào)，所述信號(hào)具有高達(dá)所述主時(shí)鐘信號(hào)速度的幾乎任何頻率和任何時(shí)鐘循環(huán)。為了產(chǎn)生適合的啟動(dòng)圖案，首先，所想要的時(shí)鐘的前沿邊緣的位置必需被內(nèi)插，為此使用主要邊緣內(nèi)插器PEI，其更詳細(xì)地展示于圖6中。
所述主要邊緣內(nèi)插器接收信號(hào)PERIOD，其指示所要的時(shí)鐘信號(hào)的一個(gè)周期。同樣，所述內(nèi)插器接收信號(hào)DUTY，其指示所要的時(shí)鐘信號(hào)的時(shí)鐘循環(huán)。所述內(nèi)插器包括復(fù)數(shù)個(gè)鎖存存儲(chǔ)器120到128，其通過(guò)使用所述主時(shí)鐘信號(hào)CLK而計(jì)時(shí)，并由一個(gè)D翻轉(zhuǎn)器而形成。
以下表格描述以下圖式的描述中所用的符號(hào)。

在下文中，更詳細(xì)地解釋圖6的所述主要邊緣內(nèi)插器的功能性。CMC指定一個(gè)自由運(yùn)作計(jì)數(shù)器，其在每個(gè)主時(shí)鐘信號(hào)循環(huán)中增加1。其為每個(gè)主時(shí)鐘信號(hào)循環(huán)提供一個(gè)連續(xù)時(shí)間戳記。T_EDGE為根據(jù)所述時(shí)間戳記的時(shí)間點(diǎn)，下一個(gè)前沿邊緣必須在此時(shí)間點(diǎn)出現(xiàn)。此時(shí)間點(diǎn)通過(guò)添加所述時(shí)鐘周期(PERIOD)到先前前沿邊緣來(lái)內(nèi)插，如圖6中的加法器130所示。每當(dāng)下一個(gè)計(jì)數(shù)器數(shù)值和下個(gè)邊緣時(shí)間戳記具有等同整數(shù)位時(shí)，下一個(gè)循環(huán)都必須含有一個(gè)前沿邊緣。一個(gè)主動(dòng)EDGE信號(hào)連同所述邊緣產(chǎn)生時(shí)間T_EDGE一起指示此事件下一個(gè)循環(huán)必須在一在輸出端處具有前沿邊緣。通過(guò)圖6所示的電路可以僅出現(xiàn)用于每個(gè)主時(shí)鐘信號(hào)的一個(gè)前沿邊緣。所述信號(hào)PERIOD采用每個(gè)前沿邊緣在所述鎖存存儲(chǔ)器126中被緩沖，以防止當(dāng)此信號(hào)在因此產(chǎn)生的時(shí)鐘信號(hào)的循環(huán)過(guò)程中改變時(shí)所產(chǎn)生的副作用。平行于所述時(shí)鐘信號(hào)周期，所想要的時(shí)鐘信號(hào)脈沖的持續(xù)時(shí)間T_LEN(即所述前沿邊緣與所述后沿邊緣之間的時(shí)間)被計(jì)算并經(jīng)由所述鎖存存儲(chǔ)器128提供于所述輸出端。此為范圍在從0到1的時(shí)鐘循環(huán)的一函數(shù)。還應(yīng)考慮即使當(dāng)所述多相位時(shí)鐘停用時(shí)，先前啟動(dòng)時(shí)鐘信號(hào)相位也仍然維持某一段時(shí)間，以下公式適用tsustain＝tmaster，high-φ其中tsustain＝維持時(shí)間tmaster，high＝持續(xù)時(shí)間，在此期間所述主時(shí)鐘處于一高電平，Φ＝相位因此基于所述時(shí)鐘循環(huán)計(jì)算的所產(chǎn)生的時(shí)鐘的脈沖持續(xù)時(shí)間必須由所述維持時(shí)間來(lái)減少。
根據(jù)本發(fā)明，所要的時(shí)鐘信號(hào)的周期和/或所要的時(shí)鐘信號(hào)的工作循環(huán)可以隨意改變，其中這些變化對(duì)下一個(gè)合成時(shí)鐘信號(hào)循環(huán)生效。信號(hào)PERIOD和信號(hào)DUTY的接受通過(guò)使用一個(gè)確認(rèn)信號(hào)ACK來(lái)指示。采用初始化信號(hào)INT，所產(chǎn)生的時(shí)鐘可以立即強(qiáng)制為0。在將信號(hào)INIT輸出到圖6中所示的電路以后，在根據(jù)所述信號(hào)PERIOD的一周期后輸出一個(gè)前沿邊緣。
在所要的時(shí)鐘信號(hào)的主要或前沿邊緣已被計(jì)算后，接著后沿/次要邊緣必需基于前沿/主要邊緣而計(jì)算，其通過(guò)使用所說(shuō)明的實(shí)施例中的次要邊緣計(jì)算器SEC來(lái)執(zhí)行，在圖7中以詳細(xì)方式說(shuō)明其優(yōu)選構(gòu)造?？梢钥闯觯鯯EC接收復(fù)數(shù)個(gè)輸入信號(hào)，其已在上述表格中加以解釋。此外，所述電路包括復(fù)數(shù)個(gè)鎖存存儲(chǔ)器134到140。根據(jù)圖7的一個(gè)電路如此操作使得將所要的脈沖長(zhǎng)度通過(guò)圖6中的內(nèi)插器添加到所述邊緣的輸出的時(shí)間點(diǎn)，如圖7中的加法器142所說(shuō)明。如果一個(gè)次要邊緣仍在等待用于目前主循環(huán)的輸出，則由一個(gè)主循環(huán)延遲新的次要邊緣時(shí)間。因?yàn)閷?duì)于每個(gè)循環(huán)而言，僅接納一個(gè)次要邊緣，所以此在所述主循環(huán)中并不必需。
指示所述主時(shí)鐘循環(huán)內(nèi)的所述前沿邊緣LEAD的產(chǎn)生和所述前沿邊緣P_LEAD的位置的信號(hào)分別鎖存在所述鎖存存儲(chǔ)器134或138中。下一個(gè)主時(shí)鐘信號(hào)的時(shí)間戳記一等于所述后沿邊緣的所計(jì)算的位置的整數(shù)部分，就立即設(shè)定指示所述后沿邊緣的產(chǎn)生的信號(hào)TRAIL(因?yàn)槠渫ㄟ^(guò)比較操作144和146所指示)。此比較也必須針對(duì)一個(gè)起始時(shí)間的延遲版本(參見(jiàn)比較器元件146)來(lái)執(zhí)行，所述比較器接收鎖存在所述存儲(chǔ)器140中的版本，因而被延遲。通過(guò)所計(jì)算的邊緣位置(子循環(huán)位置)的非整數(shù)比例來(lái)描述在一循環(huán)內(nèi)的邊緣的位置。
以上述方式提供所述邊緣位置和所述產(chǎn)生旗標(biāo)后，通過(guò)使用圖8中所示的相位啟動(dòng)單元PEU可以導(dǎo)出所要的時(shí)鐘信號(hào)的產(chǎn)生所需要的啟動(dòng)信號(hào)圖案。如圖8中所示，圖8中所示的相位啟動(dòng)功能產(chǎn)生僅用于一個(gè)單一邊緣的啟動(dòng)圖案，且通過(guò)覆蓋二個(gè)相位啟動(dòng)圖案來(lái)產(chǎn)生用于一個(gè)總體脈沖結(jié)果的啟動(dòng)圖案。
在以下表格中再次說(shuō)明所述相位啟動(dòng)函數(shù)。


邊緣產(chǎn)生旗標(biāo)啟動(dòng)對(duì)應(yīng)的邊緣啟動(dòng)圖案，其中關(guān)于所述后沿邊緣進(jìn)一步倒轉(zhuǎn)所述圖案。取決于所述信號(hào)SUSTAIN，所述兩個(gè)圖案通過(guò)使用一個(gè)OR功能148或一個(gè)AND功能150來(lái)加以組合。通過(guò)使用一個(gè)乘法器152來(lái)執(zhí)行所述選擇，所述乘法器由在鎖存存儲(chǔ)器154中提供的信號(hào)SUSTAIN來(lái)控制。所述啟動(dòng)信號(hào)PEN鎖存在鎖存存儲(chǔ)器156內(nèi)，并在主時(shí)鐘信號(hào)CLK的控制下輸出。
提供所述信號(hào)SUSTAIN以儲(chǔ)存最后輸出邊緣是否為一前沿邊緣或一后沿邊緣。所述信號(hào)SUSTAIN由單個(gè)LEAD信號(hào)設(shè)定，并由單個(gè)TRAIL信號(hào)重設(shè)。當(dāng)所述信號(hào)LEAD或所述信號(hào)TRAIL均未輸出時(shí)，所述信號(hào)SUSTAIN維持其狀態(tài)，此可以從圖9中的波形看出。當(dāng)兩邊緣出現(xiàn)在一個(gè)主時(shí)鐘循環(huán)中時(shí)，其位置判定所述信號(hào)SUSTAIN的數(shù)值。通過(guò)所述信號(hào)SUSTAIN，因此保證正確的時(shí)鐘信號(hào)極性維持在其中不存在邊緣活動(dòng)性的循環(huán)中。
在圖10中，展示一個(gè)時(shí)鐘產(chǎn)生單元CGU，其中上述個(gè)別模塊經(jīng)組合以產(chǎn)生一個(gè)可自由程序化的自由運(yùn)作時(shí)鐘。所述主要邊緣內(nèi)插器計(jì)算所述前沿時(shí)鐘邊緣的連續(xù)位置，和具有一個(gè)高邏輯電平的時(shí)鐘信號(hào)的脈沖長(zhǎng)度。所述次要邊緣計(jì)算器導(dǎo)出所述后沿邊緣的位置。所述相位啟動(dòng)單元從此信息組合一個(gè)相位啟動(dòng)圖案，而且在所述相位覆蓋單元內(nèi)，將所啟動(dòng)的多循環(huán)時(shí)鐘信號(hào)通過(guò)使用一個(gè)OR操作而與高邏輯脈沖進(jìn)行邏輯組合，以便因此產(chǎn)生輸出信號(hào)CLKOUT，其為所想要的時(shí)鐘信號(hào)。
圖11展示使用四相位PCLK
到PCLK[3]的一個(gè)時(shí)鐘信號(hào)覆蓋的波形，其中在圖11中給出用于信號(hào)PERIOD、DUTY和T-LEN的二進(jìn)制數(shù)值。圖11展示用于使用具有僅四個(gè)相位的一個(gè)多相位主時(shí)鐘信號(hào)的時(shí)鐘信號(hào)合成的一個(gè)實(shí)例，其中此實(shí)例是為簡(jiǎn)潔的原因而選擇。應(yīng)注意需要所述內(nèi)插器的分?jǐn)?shù)準(zhǔn)確度高于其被要求的值以在所述四相位之間進(jìn)行區(qū)分，然而該準(zhǔn)確度在增加平均的所產(chǎn)生的頻率的分辨率的同時(shí)也是敏感的。并未碰撞相位柵格的相位位置經(jīng)完善以用于下一個(gè)更低相位。
因?yàn)橐蛏鲜鲈蚨鴪?zhí)行的此完善過(guò)程，一個(gè)系統(tǒng)的振動(dòng)作為其在圖12中來(lái)自一個(gè)理想輸出信號(hào)與一個(gè)實(shí)際輸出信號(hào)的比較的結(jié)果而被引入。此振動(dòng)從峰值到峰值的數(shù)量等于所述相位分辨率。將此振動(dòng)添加到所述多相位時(shí)鐘信號(hào)的內(nèi)在振動(dòng)，使得t(jitter，CLKOUT)＝t(jitter，PCLK)+φ用于所述主時(shí)鐘循環(huán)的計(jì)數(shù)器的寬度(i)由可以加以合成的最大時(shí)鐘循環(huán)周期判定，其中最大時(shí)鐘循環(huán)周期如下計(jì)算tCLKOUT,MAX=1fCLKOUT,MIN=2ifCLK]]>所需要的計(jì)數(shù)器準(zhǔn)確度i則結(jié)果如下i=log2(fCLKfCLKOUT,MIN)]]>其中fCLK＝主時(shí)鐘循環(huán)的頻率，而且fCLKMIN＝要合成的最小頻率由于受到限定的內(nèi)插器分辨率，所以僅可產(chǎn)生具有一個(gè)粒度ΔtCLKOUT的離散時(shí)鐘周期。Δt如下計(jì)算
ΔtCLKOYT=1fCLK·2-k]]>可以通過(guò)使用ΔfCLKOUT的離散級(jí)來(lái)產(chǎn)生頻率，其中用于可能值之間的更高合成的頻率的級(jí)變大，使得ΔfCLKOUT＝fCLKOUT2·ΔtCLKOUT為了判定所述內(nèi)插器的所需要的分?jǐn)?shù)分辨率，必需考慮待合成的最大頻率，使得對(duì)于所述內(nèi)插器的所需要的分?jǐn)?shù)分辨率k，給出以下公式k≥log2(1fCLK·ΔtCLKOUT,MIN)=log2(fCLKOUT,MAX2fCLK·fCLKOUT)]]>當(dāng)最大頻率等于所述主時(shí)鐘信號(hào)頻率時(shí)，對(duì)于k的等式可以簡(jiǎn)化如下k≥log2(fCLKΔfCLKOUT)]]>因?yàn)閒CLKOUT，MAX＝fCLK舉例來(lái)說(shuō)，假定具有250MHz的頻率和32相位的一個(gè)主時(shí)鐘。基于此主時(shí)鐘，具有范圍從1.0MHz到所述主時(shí)鐘頻率的頻率的一個(gè)時(shí)鐘將以20ppm的準(zhǔn)確度來(lái)產(chǎn)生。對(duì)于此實(shí)例，提供以下公式i=log2(fCLKfCLKOUT,MIN)=(250MHz1MHz)≈7,97→i=8]]>k≥log2(fCLKΔfCLKOUT)=(10,00002)≈15,61→k=16]]>對(duì)于此實(shí)例，所述內(nèi)插器因而需要包含8個(gè)整數(shù)位和16個(gè)分?jǐn)?shù)位，即總共24位。
在以下下文中，描述本發(fā)明的一個(gè)進(jìn)一步的優(yōu)選實(shí)施例。希對(duì)望采用許多應(yīng)用而言，希望來(lái)產(chǎn)生一個(gè)時(shí)鐘信號(hào)，其包含與一個(gè)同步信號(hào)的一個(gè)定義相位關(guān)系和一個(gè)定義頻率關(guān)系。為此關(guān)于此的一個(gè)典型實(shí)例為用于一個(gè)模擬視頻接口的樣本時(shí)鐘。在此情況下，一般為而言向每個(gè)線路提供一個(gè)水平的同步信號(hào)。像素頻率為此樣本時(shí)鐘的一個(gè)定義整數(shù)倍。所述同步信號(hào)和所述像素時(shí)鐘不必在相位中，而且所述相位也必需可以由一個(gè)使用者設(shè)定。
根據(jù)所描述的實(shí)施例，首先必需判定在所述同步信號(hào)內(nèi)的所有邊緣以獲得一個(gè)邊緣圖案。為此，提供一個(gè)邊緣偵測(cè)單元EDU，所述單元在根據(jù)一個(gè)優(yōu)選實(shí)施例的圖13中加以說(shuō)明。所述邊緣偵測(cè)單元接收供應(yīng)給復(fù)數(shù)個(gè)鎖存存儲(chǔ)器160的所述同步信號(hào)SYNC。每個(gè)鎖存存儲(chǔ)器160接收所述時(shí)鐘信號(hào)PCLK[]中的一者。類似于圖3，在此還提供延遲元件162，所述元件根據(jù)一個(gè)預(yù)定延遲而延遲從所述存儲(chǔ)器160輸出的信號(hào)，并將所述信號(hào)傳送到一個(gè)輸出緩沖器164，其進(jìn)一步接收所述主時(shí)鐘信號(hào)CLK。所述輸出緩沖器164在其輸出端提供信號(hào)EDP[]。通過(guò)所述多相位時(shí)鐘信號(hào)，可簡(jiǎn)單地量測(cè)所述同步信號(hào)內(nèi)的信號(hào)變化的暫時(shí)位置。對(duì)于每個(gè)主時(shí)鐘信號(hào)循環(huán)而言，用所述存儲(chǔ)器160中的所有時(shí)鐘信號(hào)來(lái)鎖存所述同步信號(hào)，且使用所述延遲元件162來(lái)在一個(gè)暫時(shí)配置中對(duì)準(zhǔn)所述鎖存結(jié)果，所述延遲元件可以為與(例如)圖3中的由110所指示的元件相同。
所述鎖存圖案反映出采用所提供的相位分辨率的前述主時(shí)鐘循環(huán)內(nèi)的信號(hào)性能。此圖案與自由運(yùn)作的主時(shí)鐘信號(hào)計(jì)數(shù)器一起啟動(dòng)以使時(shí)間戳記與信號(hào)變化的出現(xiàn)相關(guān)聯(lián)。通過(guò)使用圖14中作為一個(gè)實(shí)例而說(shuō)明的邊緣位置解碼器EDP，可以關(guān)于具有一個(gè)所想要的極性POL的一個(gè)邊緣檢查由所述邊緣偵測(cè)單元EDU所產(chǎn)生的邊緣圖案。所述邊緣位置解碼器一方面接收所述邊緣圖案[]，另一方面接收指示所述極性的所述信號(hào)POL。圖14中所示的所述邊緣位置函數(shù)僅搜尋正邊緣，然而也可以使用所述輸入圖案的一個(gè)簡(jiǎn)單版本來(lái)搜尋負(fù)邊緣。只要所述輸入信號(hào)的暫時(shí)變化保持在一個(gè)預(yù)定臨界值以下，則所述尖峰抑制對(duì)所述輸入信號(hào)的暫時(shí)變化進(jìn)行抑制。此需要已知前述循環(huán)中的信號(hào)的波形，其由緩存器166加以保證。信號(hào)DET或P_DET分別經(jīng)由鎖存器168和170而輸出。
在以下表格中，給出用于所述邊緣位置函數(shù)的一實(shí)例。


只要已知所述同步信號(hào)的連續(xù)邊緣的精確時(shí)間戳記，就可以使用圖15中所說(shuō)明的時(shí)鐘參數(shù)計(jì)算器CPC來(lái)計(jì)算用于同步輸出時(shí)鐘的適當(dāng)參數(shù)。
所述同步邊緣的量測(cè)發(fā)生在三個(gè)循環(huán)前，因此必須修正目前計(jì)數(shù)值。用于先前同步事件的時(shí)間戳記在緩存器172中記作T_SYNC。通過(guò)每個(gè)新的同步事件，所述時(shí)間戳記之間的差別，或換句話說(shuō)，所述同步信號(hào)的周期被計(jì)算并在存儲(chǔ)器174中儲(chǔ)存為信號(hào)DT_SYNC。此外，所量測(cè)的周期通過(guò)使用一個(gè)無(wú)限脈動(dòng)響應(yīng)濾波器176加以濾波，以便獲得濾波器輸出信號(hào)DT_FILT。此可以減小所述電路對(duì)所述同步信號(hào)中的振動(dòng)的敏感度。
所述同步事件(T_SYNC)的精確位置由所量測(cè)的同步周期與一個(gè)理想(濾波的)同步周期之間的差別而修正。第一時(shí)鐘信號(hào)與來(lái)自所述理想(修正的)同步事件時(shí)間戳記的一個(gè)定義偏移(信號(hào)OFSET)合成。
所濾波的同步周期(信號(hào)DT_FILT)還用于判定待合成的時(shí)鐘信號(hào)(信號(hào)PERIOD)的周期。此通過(guò)以下事實(shí)而有效地達(dá)到所述同步周期除以出現(xiàn)在連續(xù)同步事件(信號(hào)SAMPLES)之間的合成的時(shí)鐘信號(hào)的數(shù)目(如圖15中的步驟178和180所示)。
參考圖15中所說(shuō)明的時(shí)鐘信號(hào)參數(shù)計(jì)算器的電路，應(yīng)注意其并非被最佳化以用于較高主時(shí)鐘信號(hào)速度。特別地，二個(gè)乘法器180和182引起一個(gè)顯著延遲。然而輸出翻轉(zhuǎn)器184將其結(jié)果鎖存在一個(gè)后來(lái)循環(huán)中，或者其可以被管道化。在其中同步周期僅適當(dāng)?shù)馗淖兊膽?yīng)用中，先前量測(cè)的信號(hào)DT_FILT可以用于獲得更多時(shí)間以用于所述計(jì)算。樣本(信號(hào)SAMPLES)的倒數(shù)可以在軟件中預(yù)先計(jì)算。
用于所述同步周期的濾波器176可以以不同形式實(shí)施，所述形式采用周期量測(cè)的過(guò)程。所必需的濾波器的類型在很大程度上取決于輸入同步信號(hào)的應(yīng)用和穩(wěn)定性。圖16展示用于IIR濾波器176的一個(gè)實(shí)例，其說(shuō)明所述濾波器的一個(gè)簡(jiǎn)單實(shí)施例，其根據(jù)以下等式執(zhí)行濾波量測(cè)和目前量測(cè)的一個(gè)加權(quán)加法。
如果量測(cè)周期的變化大于一個(gè)可程序化臨界值THRESHOLD，則所述濾波器176立即生效，結(jié)果使得振動(dòng)可以得到抑制，而且頻率隨之發(fā)生改變而無(wú)延遲。
根據(jù)在此描述的實(shí)施例，現(xiàn)在使用一個(gè)新的主要邊緣內(nèi)插器PEI2用于所述時(shí)鐘信號(hào)合成，而非采用圖6中描述的主要邊緣內(nèi)插器。所述電路在接收所述時(shí)間戳記PHASE時(shí)一直產(chǎn)生一個(gè)主要邊緣，然后切換到所述新的時(shí)鐘信號(hào)周期。在接收此時(shí)間戳記前，前述時(shí)鐘信號(hào)周期為主動(dòng)的。此外，連續(xù)時(shí)鐘邊緣與所述信號(hào)PHASE的數(shù)值進(jìn)行比較。為了防止在接收所述時(shí)間戳記PHASE前就插入一個(gè)較短時(shí)鐘周期，省去此類邊緣。應(yīng)注意此可同步的相位邊緣內(nèi)插器產(chǎn)生一個(gè)時(shí)鐘信號(hào)，所述信號(hào)具有一個(gè)50％的固定工作循環(huán)。
從圖17和6的比較可以看出，所述新的內(nèi)插器與圖6的內(nèi)插器產(chǎn)生相同的輸出信號(hào)，所述信號(hào)隨后提供給上述單元SEC、PEU和POU，用以產(chǎn)生所述時(shí)鐘信號(hào)CLKOUT。
在圖18中，說(shuō)明用于根據(jù)上述實(shí)施例的一個(gè)同步時(shí)鐘信號(hào)產(chǎn)生單元SCGU的一個(gè)實(shí)例。前述圖式中所描述說(shuō)明的元件概述為總體單元SCGU，其中在圖18中分別說(shuō)明這些所述個(gè)別元件或單元的所接收和輸出的信號(hào)。上述區(qū)塊或單元與圖18中所說(shuō)明的數(shù)字同步時(shí)鐘產(chǎn)生器組合。偵測(cè)一個(gè)同步邊緣并將指定一個(gè)時(shí)間戳記指派到為所述同步事件。隨后，計(jì)算所述同步事件之間的周期。采用此信息，可以判定用于待合成的時(shí)鐘的參數(shù)。了解這些參數(shù)后，可以使用上述用于自由運(yùn)作時(shí)鐘產(chǎn)生器的電路，而關(guān)于所述主要邊緣內(nèi)插器的使用的變化很小。
在某些應(yīng)用中，可能額外需要重新構(gòu)造一個(gè)理想同步信號(hào)，其與所述合成的時(shí)鐘信號(hào)完美對(duì)準(zhǔn)而無(wú)振動(dòng)。此可以通過(guò)使用另一個(gè)相位覆蓋單元連同某數(shù)字處理一起而達(dá)到。通過(guò)使用所述同步時(shí)間戳記、其周期和樣本偏移，可以產(chǎn)生作為另一個(gè)時(shí)鐘的一個(gè)合成的同步信號(hào)。
兩個(gè)同步事件之間的每個(gè)時(shí)間戳記必須為唯一戳記，使得所述內(nèi)插器的整數(shù)準(zhǔn)確度通過(guò)最小同步頻率而加以判定。
i≥log2(fCLKfCLKOUT,MIN)]]>在兩個(gè)同步事件之間，所述同步時(shí)鐘自由運(yùn)作并經(jīng)歷一個(gè)相位誤差(Δt)，所述誤差為內(nèi)插時(shí)鐘周期的數(shù)目和所述內(nèi)插器的分?jǐn)?shù)分辨率的一個(gè)函數(shù)。
Δt=fCLK,MAX2k·fCLK·fSYNC,MIN]]>所述分?jǐn)?shù)內(nèi)插準(zhǔn)確度可以如下判定k≥log2(fCLKOUT,MAXΔt·fCLK·ΔfSYNC,MAX),fu··rΔt=φ]]>k≥log2(fCLKOUT,MAXΔt·fCLK·ΔfSYNC,MAX)+m]]>舉例來(lái)說(shuō)，可以考慮一個(gè)圖形應(yīng)用。在此，一個(gè)像素樣本時(shí)鐘(ACKL、25...210MHz)將從一個(gè)水平同步信號(hào)(HSYNC、15...115kHz)而產(chǎn)生，其中使用具有250MHz和32相位的一個(gè)主時(shí)鐘。以下等式適用i≥log2(fCLKfCLKOUT,MIN)=log2(250MHz0,015MHz)≈14,02→i=15]]>
k≥log2(fCLKOUT,MAXΔt·fCLK·ΔfSYNC,MAX)+m=log2(210MHz0,015MHz)+5≈18,77→k=19]]>所述邊緣內(nèi)插器因而必需包括15個(gè)整數(shù)位和19個(gè)分?jǐn)?shù)位，即總共34位。
圖19展示一個(gè)系統(tǒng)的一個(gè)方塊圖，所述系統(tǒng)用于根據(jù)本發(fā)明的一個(gè)實(shí)施例的一個(gè)任意時(shí)鐘合成。此系統(tǒng)提供產(chǎn)生復(fù)數(shù)個(gè)任意時(shí)鐘(任意時(shí)鐘合成)的可能性。
所述系統(tǒng)包括復(fù)數(shù)個(gè)邊緣偵測(cè)單元EDU，所述單元分別接收一個(gè)外部同步信號(hào)SYNC[]，和基于所述主時(shí)鐘信號(hào)通過(guò)所述DLL(參見(jiàn)圖1)而產(chǎn)生的時(shí)鐘信號(hào)PCLK[]。所述邊緣偵測(cè)單元EDU的輸出信號(hào)供應(yīng)到一個(gè)時(shí)鐘計(jì)算電路CCC，其進(jìn)一步接收所述主時(shí)鐘信號(hào)CLK。所述CCC包括一個(gè)主時(shí)鐘計(jì)數(shù)器MCC。所述CCC輸出所產(chǎn)生的輸出信號(hào)到復(fù)數(shù)個(gè)相位覆蓋單元POU，其基于所述信號(hào)和時(shí)鐘信號(hào)PCLK[]而產(chǎn)生所要的時(shí)鐘信號(hào)CLKOUT[](一個(gè)或數(shù)個(gè))。
根據(jù)此更一般的途徑，任意數(shù)目的時(shí)鐘CLKOUT[]可以通過(guò)相同多相位時(shí)鐘信號(hào)CLK而合成，其中時(shí)鐘輸出的暫時(shí)過(guò)程可以視同步信號(hào)SYNC[]的任意數(shù)目而定。在此實(shí)施例中，提供一個(gè)主時(shí)鐘計(jì)數(shù)器MCC，其在每個(gè)主時(shí)鐘循環(huán)中增加，因此形成一個(gè)共同時(shí)間參考系統(tǒng)。通過(guò)使用此參考，時(shí)間戳記可以與總體時(shí)鐘產(chǎn)生系統(tǒng)中的每個(gè)實(shí)際事件或每個(gè)假設(shè)事件(例如上升或下降邊緣)相關(guān)聯(lián)。為了表示離散主時(shí)鐘事件之間的事件的暫時(shí)位置，可以使用具有幾乎無(wú)限準(zhǔn)確度的分?jǐn)?shù)。
時(shí)間戳記與所述外部同步事件的上升邊緣和下降邊緣關(guān)聯(lián)，但是也與潛在地復(fù)雜和無(wú)規(guī)律的時(shí)鐘信號(hào)的邊緣位置關(guān)聯(lián)。所述抽象用語(yǔ)“時(shí)間戳記”允許算術(shù)處理所述事件。可以采用時(shí)間戳記計(jì)算任意時(shí)鐘形狀，而且可以輕易產(chǎn)生相互之間和與外部事件之間具有一個(gè)預(yù)定關(guān)系的時(shí)鐘信號(hào)。
在下文中，通過(guò)以下使用圖20和21來(lái)描述本發(fā)明的一個(gè)進(jìn)一步的實(shí)施例。根據(jù)此實(shí)施例，實(shí)行執(zhí)行一個(gè)展頻時(shí)鐘信號(hào)合成。所產(chǎn)生的時(shí)信號(hào)的周期可以以采用一種簡(jiǎn)單方式在數(shù)字范圍內(nèi)調(diào)變。提供如圖20所示的一個(gè)電路，所述電路用于通過(guò)發(fā)揮作用以使用一個(gè)可定義傾度在二極端數(shù)值之間移動(dòng)所合成的時(shí)鐘信號(hào)周期。圖20中所示的電路為一個(gè)展頻內(nèi)插器，所述內(nèi)插器接收作為輸入信號(hào)的時(shí)鐘信號(hào)和作為指示范圍的一個(gè)信號(hào)RANGE、指示斜度的一個(gè)信號(hào)SLOPE和指示平均值的一個(gè)信號(hào)MEAN。在每個(gè)所產(chǎn)生的時(shí)鐘循環(huán)后，所述周期增加一個(gè)周期δ值三角數(shù)值(SLOPE)，直到直到所述周期達(dá)到一個(gè)上限(MEAN+RANGE)。在達(dá)到所述上限后，目前時(shí)鐘周期再增加，直到其達(dá)到一個(gè)下限(MEAN-RANGE)。此循環(huán)重復(fù)，使得導(dǎo)致產(chǎn)生圖21中所指示的掃頻性能。
所述頻率展示隨時(shí)間變化的非線性變化，但是此為只要調(diào)變范圍較小(RANGE＜＜MEAN)時(shí)的情況，若同等物幾乎為線性，則以下計(jì)算公式適用fmean=1tmean,fhigh=1tmean-trange,flow=1tmean+trange]]>ΔfΔt≅tslope(tmean)3=tslope·(fmean)3]]>通過(guò)使用圖22，在一個(gè)模塊構(gòu)造中更詳細(xì)地描述本發(fā)明方法和本發(fā)明裝置的一個(gè)可能實(shí)施例。所述數(shù)字時(shí)鐘信號(hào)合成最好通過(guò)使用一個(gè)模塊途徑來(lái)實(shí)施。所述DLL電路106、所述相位覆蓋單元POU和所述邊緣偵測(cè)單元EDU應(yīng)相互對(duì)準(zhǔn)，以啟動(dòng)其一個(gè)級(jí)聯(lián)配置。所述DLL電路106提供所述多相位時(shí)鐘信號(hào)和用于延遲元件的控制電壓。所有模塊均使用一個(gè)共同電源軌。
存在一個(gè)最大加載，其用于所述多相位時(shí)鐘信號(hào)和延遲控制電壓，因此為了連接復(fù)數(shù)個(gè)相位覆蓋單元POU和邊緣偵測(cè)單元EDU，可以插入一個(gè)恢復(fù)單元RU。此外，可以在所述DLL 106的另一側(cè)面上提供額外模塊。
所述相位覆蓋單元POU和所述邊緣偵測(cè)單元EDU原則上為數(shù)字單元，然而為了精確的延遲控制，根據(jù)模擬設(shè)計(jì)規(guī)則對(duì)所述DLL電路106進(jìn)行適當(dāng)調(diào)整是有利的。
權(quán)利要求
1.一種用于產(chǎn)生一個(gè)具有預(yù)定時(shí)鐘信號(hào)性質(zhì)(周期、工作、相位)的時(shí)鐘信號(hào)(CLKOUT)的方法，其包含以下步驟(a)提供復(fù)數(shù)個(gè)時(shí)鐘信號(hào)(PCLK[n-1:0])，所述信號(hào)關(guān)于一個(gè)主時(shí)鐘信號(hào)(CLK)具有大體上相同的頻率和分別不同的相位關(guān)系(Φ)；和(b)基于一個(gè)取決于待產(chǎn)生的所述時(shí)鐘信號(hào)(CLKOUT)而提供的控制信號(hào)(PEN[])，從所述復(fù)數(shù)個(gè)所提供的時(shí)鐘信號(hào)(PLK[n-1:0])中選擇預(yù)定時(shí)鐘信號(hào)，并組合所述所選擇的時(shí)鐘信號(hào)以產(chǎn)生所述時(shí)鐘信號(hào)(CLKOUT)。
2.根據(jù)權(quán)利要求1所述的方法，其中在步驟(b)中，組合具有所述所選擇的時(shí)鐘信號(hào)(PCLK)的一個(gè)高邏輯電平的所述脈沖，以產(chǎn)生所述時(shí)鐘信號(hào)(CLKOUT)，其具有一個(gè)脈沖，所述脈沖具有一個(gè)高邏輯電平和一個(gè)預(yù)定脈沖持續(xù)時(shí)間。
3.根據(jù)權(quán)利要求1或2所述的方法，其中取決于所述所提供的控制信號(hào)(PEN)，可以控制具有一個(gè)高邏輯電平的所述個(gè)別脈沖的所述持續(xù)時(shí)間、具有一個(gè)低邏輯電平的所述個(gè)別脈沖的所述持續(xù)時(shí)間和待產(chǎn)生的所述時(shí)鐘信號(hào)(CLKOUT)的脈沖串列的形式。
4.根據(jù)權(quán)利要求1到3中任一權(quán)利要求所述的方法，其中具有一個(gè)高邏輯電平的一個(gè)脈沖的最短持續(xù)時(shí)間通過(guò)具有所述主時(shí)鐘信號(hào)(CLK)的一個(gè)高邏輯電平的所述脈沖的所述持續(xù)時(shí)間來(lái)判定，而且其中具有一個(gè)低邏輯電平的一個(gè)脈沖的最短持續(xù)時(shí)間通過(guò)所述相位分辨率來(lái)判定。
5.根據(jù)權(quán)利要求1到4中任一權(quán)利要求所述的方法，其中所述控制信號(hào)包括復(fù)數(shù)個(gè)啟動(dòng)信號(hào)(PEN[n-1:0])，其中為所述復(fù)數(shù)個(gè)時(shí)鐘信號(hào)(PCLK[])中的每一個(gè)提供一個(gè)啟動(dòng)信號(hào)(PEN[])，而且其中延遲提供所述啟動(dòng)信號(hào)(PEN[])以便對(duì)其進(jìn)行對(duì)準(zhǔn)設(shè)定，從而保證待產(chǎn)生的所述時(shí)鐘信號(hào)(CLKOUT)的所述預(yù)定時(shí)鐘信號(hào)性質(zhì)。
6.根據(jù)權(quán)利要求1到5中任一權(quán)利要求所述的方法，其中步驟(b)包括提供一個(gè)啟動(dòng)信號(hào)序列(PEN)，以產(chǎn)生具有一個(gè)預(yù)定頻率和一個(gè)預(yù)定工作循環(huán)的一個(gè)周期性時(shí)鐘信號(hào)。
7.根據(jù)權(quán)利要求6所述的方法，其中提供所述啟動(dòng)信號(hào)序列(PEN)的所述步驟包括以下步驟判定待產(chǎn)生的所述時(shí)鐘信號(hào)中的所述前沿邊緣的一個(gè)位置；基于所述前沿邊緣的所述位置判定待產(chǎn)生的所述時(shí)鐘信號(hào)中的所述后沿邊緣的一個(gè)位置；和基于所述前沿邊緣的所述位置和所述后沿邊緣的所述位置產(chǎn)生所述啟動(dòng)信號(hào)序列(PEN)。
8.根據(jù)權(quán)利要求7所述的方法，其中待產(chǎn)生的所述時(shí)鐘信號(hào)(CLKOUT)包含與一個(gè)同步信號(hào)(SYNCH)的一個(gè)定義相位和頻率關(guān)系，在判定一個(gè)前沿邊緣的所述位置之前采用以下步驟偵測(cè)所述同步信號(hào)(SYNC)中的信號(hào)狀態(tài)變化以產(chǎn)生一個(gè)邊緣圖案；判定所述邊緣圖案中具有一個(gè)預(yù)定極性(POL)的邊緣；和基于所述同步信號(hào)(SYNC)的所述判定的邊緣判定待產(chǎn)生的所述同步時(shí)鐘信號(hào)的所述周期和所述相位。
9.根據(jù)權(quán)利要求1到8中任一權(quán)利要求所述的方法，其中調(diào)變所述所產(chǎn)生的時(shí)鐘信號(hào)(CLKOUT)的所述周期以獲得一個(gè)展頻時(shí)鐘信號(hào)，其中所述方法在每個(gè)所產(chǎn)生的時(shí)鐘信號(hào)循環(huán)之后包括以下步驟將所述周期增加一個(gè)預(yù)定數(shù)值直到達(dá)到一個(gè)上限；將所述周期減少一個(gè)預(yù)定數(shù)值直到達(dá)到一個(gè)下限；和循環(huán)重復(fù)所述增加和減少。
10.根據(jù)權(quán)利要求1到9中任一權(quán)利要求所述的方法，其中在所述時(shí)鐘信號(hào)的所述產(chǎn)生期間，產(chǎn)生一個(gè)時(shí)間戳記或數(shù)個(gè)時(shí)間戳記。
11.根據(jù)權(quán)利要求10所述的方法，其中在所述所產(chǎn)生的時(shí)鐘信號(hào)的一個(gè)上升邊緣和/或一個(gè)下降邊緣中產(chǎn)生一個(gè)時(shí)間戳記。
12.根據(jù)權(quán)利要求10到11中所述的方法，其中基于所述主時(shí)鐘信號(hào)產(chǎn)生一個(gè)時(shí)間戳記或數(shù)個(gè)時(shí)間戳記，所述時(shí)間戳記與一個(gè)或數(shù)個(gè)外部同步信號(hào)和/或所述所產(chǎn)生的時(shí)鐘信號(hào)相關(guān)聯(lián)。
13.根據(jù)權(quán)利要求12所述的方法，其中在所述所產(chǎn)生的時(shí)鐘信號(hào)的一個(gè)或數(shù)個(gè)邊緣與所述外部同步信號(hào)的所述邊緣之間的一個(gè)關(guān)系基于與這些信號(hào)相關(guān)聯(lián)的所述時(shí)間戳記而判定。
14.根據(jù)權(quán)利要求1到13中任一權(quán)利要求所述的方法，其中基于步驟(a)中所提供的所述時(shí)鐘信號(hào)產(chǎn)生復(fù)數(shù)個(gè)獨(dú)立的時(shí)鐘信號(hào)。
15.一種用于產(chǎn)生一個(gè)具有一個(gè)預(yù)定時(shí)鐘信號(hào)性質(zhì)(周期、工作、相位)的時(shí)鐘信號(hào)(CLKOUT)的裝置，包含一個(gè)多相位時(shí)鐘產(chǎn)生器(106)，其用于提供復(fù)數(shù)個(gè)時(shí)鐘信號(hào)(PCLK[n-1:0])，所述信號(hào)關(guān)于一個(gè)主時(shí)鐘信號(hào)(CLK)具有大體上相同的頻率和分別不同的相位關(guān)系(Φ)；和一個(gè)相位覆蓋單元(POU)，其基于取決于待產(chǎn)生的所述時(shí)鐘信號(hào)(CLKOUT)而提供的一個(gè)控制信號(hào)(PEN)，從所述復(fù)數(shù)個(gè)所提供的時(shí)鐘信號(hào)(PCLK)中選擇預(yù)定時(shí)鐘信號(hào)，并且組合所述所選擇的時(shí)鐘信號(hào)以產(chǎn)生所述時(shí)鐘信號(hào)(CLKOUT)。
16.根據(jù)權(quán)利要求15所述的裝置，包含一個(gè)主要邊緣內(nèi)插器(PEI；PEI2)，其用于判定待產(chǎn)生的所述時(shí)鐘信號(hào)中的一個(gè)前沿邊緣的一個(gè)位置；一個(gè)次要邊緣計(jì)算器(SEC)，其用于基于所述前沿邊緣的所述位置判定待產(chǎn)生的所述時(shí)鐘信號(hào)中的所述后沿邊緣的一個(gè)位置；和一個(gè)相位啟動(dòng)單元(PEU)，其用于基于所述前沿邊緣的所述位置和所述后沿邊緣的所述位置來(lái)產(chǎn)生一個(gè)啟動(dòng)信號(hào)序列。
17.根據(jù)權(quán)利要求16所述的裝置，其中待產(chǎn)生的所述時(shí)鐘信號(hào)包含與一個(gè)同步信號(hào)(SYNC)的一個(gè)定義相位和頻率關(guān)系，所述裝置包含一邊緣偵測(cè)單元(EDU)，其用于偵測(cè)所述同步信號(hào)(SYNC)中的信號(hào)狀態(tài)變化，以產(chǎn)生一個(gè)邊緣圖案；一個(gè)邊緣位置解碼器(EPD)，其用以判定所述邊緣圖案中具有一個(gè)預(yù)定極性(POL)的邊緣；和一個(gè)時(shí)鐘參數(shù)計(jì)算器(CPC)，其用于基于所述同步信號(hào)(SYNC)的所述所判定的邊緣來(lái)判定待產(chǎn)生的所述同步時(shí)鐘信號(hào)的所述周期和所述相位。
18.根據(jù)權(quán)利要求15到17中任一權(quán)利要求所述的裝置，其中所述所產(chǎn)生的時(shí)鐘信號(hào)的所述周期經(jīng)調(diào)變以獲得一個(gè)展頻時(shí)鐘信號(hào)，所述裝置包含一個(gè)展頻內(nèi)插器，其用以在每個(gè)所產(chǎn)生的時(shí)鐘信號(hào)循環(huán)之后將所述周期增加一個(gè)預(yù)定數(shù)值，直到達(dá)到一個(gè)上限，并且將所述周期減少一個(gè)預(yù)定數(shù)值直到達(dá)到一個(gè)下限。
19.根據(jù)權(quán)利要求15到18中任一權(quán)利要求所述的裝置，其包含一個(gè)構(gòu)件(CCC)，用以產(chǎn)生一個(gè)時(shí)間戳記或數(shù)個(gè)時(shí)間戳記。
20.根據(jù)權(quán)利要求19所述的裝置，其中用以產(chǎn)生一個(gè)時(shí)間戳記或數(shù)個(gè)時(shí)間戳記的所述構(gòu)件(CCC)包括一個(gè)時(shí)鐘計(jì)算電路(CCC)，所述電路用于接收所述主時(shí)鐘(CLK)并包含一個(gè)主時(shí)鐘計(jì)數(shù)器(MCC)，其中所述時(shí)鐘計(jì)算電路(CCC)基于所述主時(shí)鐘信號(hào)產(chǎn)生一個(gè)時(shí)間戳記或數(shù)個(gè)時(shí)間戳記，所述時(shí)間戳記與一個(gè)或數(shù)個(gè)外部同步信號(hào)(SYNC[])和/或所述所產(chǎn)生的時(shí)鐘信號(hào)(CLKOUT)相關(guān)聯(lián)。
全文摘要
本發(fā)明揭示一種用于產(chǎn)生一個(gè)具有預(yù)定時(shí)鐘信號(hào)性質(zhì)的時(shí)鐘信號(hào)(CLKOUT)的方法和裝置，其首先預(yù)備許多時(shí)鐘信號(hào)(PCLK[n－1:0])，其相對(duì)于主時(shí)鐘信號(hào)(CLK)具有大體上相同的頻率且具有分別不同的相位關(guān)系，以便隨后基于一個(gè)根據(jù)所述待產(chǎn)生的時(shí)鐘信號(hào)而預(yù)備的控制信號(hào)(PEN[])從所述許多所預(yù)備的時(shí)鐘信號(hào)中選擇預(yù)定時(shí)鐘信號(hào)，并組合所述所選的時(shí)鐘信號(hào)以便產(chǎn)生所想要的時(shí)鐘信號(hào)(CLKOUT)。
文檔編號(hào)H03K5/135GK1703830SQ200380101001
公開(kāi)日2005年11月30日 申請(qǐng)日期2003年10月17日 優(yōu)先權(quán)日2002年10月25日
發(fā)明者沃爾夫?qū)じ柼貎?nèi)爾 申請(qǐng)人:皇家飛利浦電子股份有限公司